[发明专利]一种电路原理图连线的生成方法

说明书

技术领域

本发明涉及一种电路自动设计软件领域，特别涉及一种是电路原理图连线的生成方法。

背景技术

电路原理图作为表达电路设计思想的一种有力工具长期以来为众多设计人员广泛使用。在电路的设计过程中，设计人员通过信号线将标准的元器件图形符号连接成电路原理图，借以直观表达电路的功能信息。电路原理图可以说是设计人员交流思想的一种最方便和自然的媒介。然而，随着集成电路的集成度越来越高，电路结构日趋复杂，要求由设计人员完成从电路的网表结构来人工绘制电路原理图是不现实的。因此，有必要开发电路原理图的自动生成系统。以实现电路原理图生成的自动化，这不仅能够提高绘图的效率，而且还可减少人工绘图无法避免的错误，从而在一定程度上可缩短电路系统的设计周期。

所谓电路原理图自动生成，指的是在接收某种电路描述(通常是电路网表文件)后，通过对电路中的元器件及其端口进行定位布局及其连接关系进行自动布线，将具有一定电路功能特征的电路原理图正确输出。并且输出结果满足一定的约束条件：

1)任何元器件不与其它元器件重叠且边缘应有一定距离；

2)连线以折角线形式连接元器件，不同端口引出的线路的任何一段都不能重叠且应有一定距离，同一端口引出的线路在岔路分开后也不能重叠且应有一定距离，岔路口必须标示；

3)线路应不与元器件重叠，如实在无法满足以上要求时以直线连接；

4)保证元件和线网连接关系正确，同时尽可能减少线网长度、连线交叉和拐角。

目前，一些商用的电路仿真软件都具有到电路原理图的设计布图功能，其电路原理图的布图功能的实现基本使用的都是通道布线的方法，该方法如下：将电路图纸按一定的像素划分为网格；并将元器件按网格线放置；对应行列布局结果，通道布线将把元器件所在行与行之间以及列与列之间的空隙视为通道，采用基于经验规则的启发式算法对每条连线进行通道分配，在一个通道之内再进行轨道分配，同时还要进行同一线网的合并。

上述的通道布线方法中，元器件必须与网格线对齐，所以元器件的大小是固定的，不能任意调整大小。此外，因为走线都必须经过所述的通道，这就限制了可布线的范围，使得元器件之间的布线难度增加。

发明内容

本发明提供一种电路原理图连线的生成方法。以解决现有的通道布线方法中上述的问题。

针对上述问题，本发明的目的是提供一种电路原理图连线的生成方法。为实现上述目的，本发明采取以下技术方案：

本发明提供的一种电路原理图连线的生成方法，其步骤包括：

1)接收电路描述的数据；

2)确定该数据中待连线的元器件的端口位置和方向；

3)确定连线的转折点；

4)按位置存储连线以及元器件位置；

5)按需连接各个转折点。

可选的，，所述2)步骤包括如下子步骤：

i)将所有带连线的元器件按照对角位置排序；

ii)按元器件大小和相对的端口位置求取端口绝对位置；

iii)根据端口的坐标与元器件对角坐标比较来确定端口的方向。

可选的，，步骤2)还包括如下步骤：iv)跟据端口在元器件的一侧来确定引出的导线的方向。

可选的，，所述步骤3)包括如下子步骤：

a)用折线连接要连接的元器件的首末端口；

b)判断并选出与折线段重叠的元器件，将所述与折线段重叠的元器件的边界按照所需距离进行扩充，再求取各扩充后元器件边界交叠形成的区域，将该区域定义为连通区域；

c)基于b)步骤所得连通区域和a)步骤所得折线，判断并选取折线与联通区域交叠后分割该连通区域边界线产生的两部分中的转折点较少者，作为修改折线与重叠元器件部分的连线段的走线方式；

d)检查c步骤所得折线是否与已连折线重叠，如有重叠部分且所重叠折线并非出自同一端口，则将重叠部分往连通区域外平移，直到不与任何折线重叠为止。

可选的，，所述步骤3)还包括：

e)完成步骤d)后，判断是否产生折线段与元器件重叠的情形，若是，返回至步骤b)，直至所述折线段不与任何元器件重叠，也不与其它非出自同一端口的折线所重叠为止。

可选的，，所述步骤3)还包括：

f)检查是否可以减少拐角，去掉e)步完成后所得折线中得每一个拐角，如减少拐角后的折线仍满足要求，则去掉该拐角，否则保持折线原来的走线方式。

可选的，，判断与折线段重叠的元器件的步骤通过判断折线段是否与元器件的对角线以及边界有交叉的方法实现。