[发明专利]相位锁定回路设备以及相位频率检测器

说明书

技术领域

本发明有关于锁相环(phase-lock loop，以下简称PLL)设备，特别有关于具有开关延迟相位频率检测器(switch-delayed phase frequency detector)的锁相环设备。

背景技术

PLL设备是一种运用于频率产生器、无线接收器、通信设备等的主要组件。请参考图1，图1为传统PLL设备的示意图。相位频率检测器(phasefrequency detector，以下简称PFD)单元11接收参考时钟信号REF_CK以及反馈时钟信号FBK_CK，测量此两信号之间的相位以及频率差异以输出相位差异信号UP以及DN。电荷泵电路(Charge pump circuit)12接收相位差异信号UP以及DN，并将其转换至电流以对回路滤波器(loop filter)13进行充电。在图1中提供了传统回路滤波器13的电路。回路滤波器13接收来自电荷泵电路12的电流，以限制电容电压V_CON的变化率，使得以较慢的升高或降低对应于相位和频率的差异。电压控制振荡器(voltage-controlled oscillator，以下简称VCO)14根据电压V_CON产生输出时钟信号。除法器15具有参数N以产生反馈时钟信号FBK_CK，其中反馈时钟信号FBK_CK的周期为输出时钟信号周期的N倍。理想状况下，当PLL处于锁定状态下，相位差异信号UP与频率差异信号DN同步。

图2为相位频率检测器以及电荷泵电路的示意图。相位频率检测器21包含第一D触发器23，第二D触发器24，与门26以及具有延迟T_d的延迟单元25。相位频率检测器21输出两信号UP以及DN以控制电荷泵电路22。当相位频率检测器21以及电荷泵电路22被PLL设备锁定后，其时序图如图3所示，图3为相位频率检测器21相关的信号的时序图。其中信号UP以及DN的高电平脉冲宽度分别为T_pup以及T_pdn。假设信号UP以及DN完全匹配，换句话说，I_up＝I_dn＝I以及T_pup＝T_pdn＝T_d。当PLL设备锁定，由于电荷泵电路22所提供的电荷需为0，则回路滤波器的电压为固定的。为了保持锁定状态，需要满足以下等式：

I_up·T_pup＝I_dn·T_pdn    (1)

然而，如果电流I_up以及I_dn没有匹配，为了满足式(1)，脉冲宽度T_pup以及T_pdn需要被调整。假设下降电流I_dn为上升电流I_up的80％，即I_dn＝0.8·I_up。为了满足式(1)，脉冲宽度T_pdn为脉冲宽度T_pdn的125％。由于相位频率检测器21排列信号UP以及DN的下降缘(falling edge)，由于脉冲宽度T_pup以及T_pdn的差异，信号DN的上升缘(rising edge)领先于信号UP的上升缘。如果脉冲宽度T_pup为1ns，将导致0.25ns的固定相位误差。同样的，如果下降电流I_dn比上升电流I_up要小，由于脉冲宽度T_pup以及T_pdn的差异，信号UP的上升缘领先于信号DN的上升缘。

发明内容

为了解决上述技术问题，本发明提供一种相位锁定回路设备以及相位频率检测器。

本发明提供一种相位锁定回路设备，包含相位频率检测器，具有第一延迟时间以及第二延迟时间，以测量相位锁定回路设备的参考信号以及时钟信号以输出上升信号以及下降信号；电荷泵电路，接收上升信号以及下降信号，并将上升信号以及下降信号转换成电流；回路滤波器，接收电流并将电流转换成电压；以及电压控制振荡器，接收电压并输出输出时钟信号；其中当参考信号与时钟信号同步且电荷泵电路的电流已被校正，上升信号以及下降信号的高电平脉冲宽度基于第一延迟时间所决定，以及当参考信号与时钟信号不同步且电荷泵电路的电流未被校正，上升信号以及下降信号的高电平脉冲宽度基于第二延迟时间所决定。