“相位累加器 ”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果8630021个，建议您升级VIP下载更多相关专利

[实用新型]一种基于相位累加器的分数分频器-CN201620218146.8有效
发明人：刘晓强;李毅;陈松 -专利权人：北京东方惠尔图像技术有限公司
申请日： 2016-03-21 - 公布日： 2016-08-17 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，把所述N位相位累加器输出的相位与预设的值比较，实现占空比可调的分频时钟。本实用新型中相位累加器的位数N确定后，根据分频时钟和系统时钟的关系可以计算出频率控制字的值，频率控制字决定相位累加器的相位递增量，分频电路根据相位累加器输出的相位来输出分频时钟，可以产生占空比可调、分频比在2^N到1/2之间的时钟，输出的分频时钟具有精度高、噪声小、相位抖动小的优点。
一种基于相位累加器分数分频器

[发明专利]预置值流水线结构相位累加器-CN200510116691.2无效
发明人：陈军;杨华中;罗嵘 -专利权人：清华大学
申请日： 2005-10-28 - 公布日： 2006-05-10 - 主分类号： H03L7/197 文献下载
摘要：本发明涉及一种预置值流水线结构相位累加器，属于集成电路相位累加器设计技术领域。该累加器由N－1个预置值相位累加器、N－1个D触发器、一个NO比特累加器和一个K比特D触发器单元构成一个N级预置值流水线结构相位累加器；第一级累加器和N－1个预置值累加器的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连，N－1个预置值累加器的另一输入端分别与频率控制字变化控制信号相连，N－1个D触发器分别连接在相邻的两个累加器的进位输入端和进位输出端之间，K比特D触发器单元的输入端与第二级的预置值相位累加器累加和输出端相连本发明可消除大量D触发器，并降低输出相位延时，降低功耗，提高频率切换速度。
预置流水线结构相位累加器

[发明专利]减少数字显示装置中电磁干扰的方法和装置-CN03810487.3无效
发明人：文森特·王 -专利权人：创世纪微芯片公司
申请日： 2003-03-12 - 公布日： 2005-08-10 - 主分类号： G06F1/08 文献下载
摘要：所述合成器包括：相位累加器电路；参考时钟源，它连接到相位累加器电路，配置成提供参考时钟信号；频移器单元，它连接到相位累加器；标称相位源，它连接到与频移器单元连接的相位累加器，配置成提供标称相位信号；以及调制相位源，它连接到频移器单元，配置成提供调制信号。频移器单元组合标称相位信号和调制信号，以便形成作为相位累加器输入信号的频移信号，相位累加器利用此频移信号对参考时钟信号抽样，以便产生其中心频率和频率扩展基于调制信号的输出时钟信号。
减少数字显示装置电磁干扰方法装置

[发明专利]使用可编程旋转器的频率搜索器和锁频数据解调器-CN02803913.0有效
发明人： N·辛德哈萨亚纳;S·A·格拉兹科;P·J·布莱克 -专利权人：高通股份有限公司
申请日： 2002-01-18 - 公布日： 2004-05-05 - 主分类号： H04L27/227 文献下载
摘要：搜索器位于频率段中央来搜索进入的信号。锁频环产生作为累加器输入的初始相位信号和相位增量信号。累加器在预定间隔累加相位增量。在该间隔之后，累加器产生控制信号，指示旋转器执行相位旋转操作。
使用可编程旋转频率搜索频数解调器

[发明专利]同一调频信号的重复多路信号的调制方法及其装置-CN201310670467.2有效
发明人：梁富林;龙平;殷英;李忆 -专利权人：北京北广科技股份有限公司
申请日： 2013-12-07 - 公布日： 2018-04-03 - 主分类号： H04L27/12 文献下载
摘要：本发明提出一种同一调频信号的重复多路信号的调制装置，包括模数转换器、调制器、第一相位累加器、第二相位累加器、第一cordic运算器、第二cordic运算器、数字除法器、数字乘法器、数模转换器；其中，该模数转换器进行模数转换，与调制器、第一相位累加器及第二相位累加器连接，并将转换得到的数字信号传送至调制器、第一相位累加器及第二相位累加器；该第一cordic运算器与第一相位累加器、数字除法器连接，同时，该第二cordic运算器与第二相位累加器、数字除法器连接；该数字乘法器与调制器、数字除法器连接，该数模转换器与数字乘法器连接，并进行数模转换。
同一调频信号重复调制方法及其装置

[发明专利]一种高阶ΣΔ噪声整形直接数字频率合成器-CN200410009923.X无效
发明人：倪卫宁;石寅 -专利权人：中国科学院半导体研究所
申请日： 2004-12-02 - 公布日： 2006-06-07 - 主分类号： H03B21/00 文献下载
摘要：一种高阶∑Δ噪声整形直接数字频率合成器，包括：一相位累加器、高阶∑Δ噪声整形内插器、正弦或余弦查询表、数模转换器和低通滤波器，其中高阶∑Δ噪声整形内插器包括整形累加器和延迟电路；外部N位频率字输入到相位累加器，相位累加器的输出连接到整形累加器；整形累加器的输出分为作为正弦或余弦相位值的高p位和作为被截断的低N－p位；其中低N－p位输出连接到延迟电路，延迟电路运算输出又返回连接到整形累加器；整形的相位值输出连接到正弦或余弦查询表，正弦或余弦查询表的输出再连到数模转换器的输入，最后数模转换器的输出连到低通滤波器的输入。
一种噪声整形直接数字频率合成器

[发明专利]用于直接数字频率合成的高阶∑△噪声整形内插器-CN200510003774.0无效
发明人：倪卫宁;石寅 -专利权人：中国科学院半导体研究所
申请日： 2005-01-11 - 公布日： 2006-07-19 - 主分类号： H03B28/00 文献下载
摘要：一种用于直接数字频率合成器的高阶∑Δ噪声整形内插器(21)，包括：整形累加器(22)和延迟电路(23)，相位累加器(20)；外部N位频率字输入到相位累加器(20)，相位累加器(20)的输出连接到整形累加器(22)；整形累加器(22)的输出分为作为正弦或余弦的相位值的高p位和作为被截断的低N－p位；连接到延迟电路(23)，经过延迟电路(23)进行传递函数为1－(1－Z^－1)ⁿ的，延迟电路(23)运算输出又返回连接到整形累加器(22)；整形的相位值输出连接到正弦或余弦查询表(30)，正弦或余弦查询表(30)的输出再经过数模转换器(40)和低通滤波器(50)最终输出低噪声的正弦或余弦波
用于直接数字频率合成噪声整形内插

[发明专利]时钟和数据恢复电路及其实施方法-CN201810588939.2有效
发明人：蓝柏祥;谢正祥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-06-08 - 公布日： 2022-07-01 - 主分类号： H03L7/08 文献下载
摘要：该电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器接收输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差，并且累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。
时钟数据恢复电路及其实施方法

[发明专利]一种环路滤波电路-CN201911382777.8有效
发明人：敖海;李伟 -专利权人：芯动微电子科技（珠海）有限公司
申请日： 2019-12-28 - 公布日： 2023-06-02 - 主分类号： H03L7/107 文献下载
摘要：本发明公开了一种环路滤波电路，包括相位判决电路、积分增益调节电路、比例增益调节电路、第一累加器、第二累加器、第三累加器和加法器；相位判决电路根据输入的相位信号生成第一判决信号、第二判决信号和第三判决信号；第一累加器根据第二判决信号的电平进行累加操作，生成积分增益控制信号；积分增益调节电路根据第一判决信号和积分增益控制信号，生成积分步长信号；第三累加器根据积分步长信号进行累加操作，生成积分信号；第二累加器根据第三判决信号的电平进行累加操作，生成比例增益控制信号；比例增益调节电路根据输入的相位信号和比例增益控制信号，生成比例信号。
一种环路滤波电路

[发明专利]具有任意频率控制时钟的DDS电路-CN200410104545.3无效
发明人：詹森·梅西耶 -专利权人：泰拉丁公司
申请日： 2004-12-23 - 公布日： 2005-07-20 - 主分类号： H03B28/00 文献下载
摘要：通过使用跟踪相对于系统时钟的累加相位的并行累加器，减小了累加相位误差。在重合点，DDS累加器的累加相位被复位成系统累加器的值。
具有任意频率控制时钟 dds 电路

[实用新型]一种用于数字信号干扰仪的DDS信号源-CN201621379516.2有效
发明人：胡鹏辉;冷华晖 -专利权人：深圳市飞思腾科技有限公司
申请日： 2016-12-15 - 公布日： 2017-06-30 - 主分类号： H03L7/16 文献下载
摘要：本实用新型提供一种用于数字信号干扰仪的DDS信号源，属于干扰领域，包括频率控制电路、累加器、相位寄存器、加法器、相位控制电路、时钟电路、信号查询表电路、数模转换电路和滤波器电路。所述频率控制电路的输出端与累加器连接；所述累加器的输出端经累加器与相位寄存器连接；所述相位寄存器的输出端分别与加法器和累加器连接；所述加法器的输出端与信号查询表电路连接；所述相位控制电路的输出端与加法器连接；所述信号查询表电路经数模转换电路与滤波器电路连接；所述时钟电路的输出端与相位寄存器、信号查询表电路和数模转换电路连接。
一种用于数字信号干扰 dds 信号源

[发明专利]串联型多相相位累加器-CN201410773909.0有效
发明人：黄光明;程振洪;严剑桥 -专利权人：华中师范大学
申请日： 2014-12-15 - 公布日： 2015-04-01 - 主分类号： H03L7/24 文献下载
摘要：本发明公开了一种串联型多相相位累加器, 该多相相位累加器包括1个相位累加器、N-1个相位加法器、N个D触发器阵列、N-2个1级D触发器阵列，1个流水线D触发器阵列；第一相位加法器至第N-1相位加法器与相位累加器依次串联；所述相位累加器和N-1个相位加法器分别连接N个D触发器阵列中一个对应的D触发器阵列；所述流水线D触发器阵列用于接收频率控制字；所述N-2个1级D触发器阵列与流水线D触发器阵列依次串联；所述流水线D触发器阵列的输出与第一相位加法器相连；所述N-2个1级D触发器阵列的输出依次与第二相位加法器相连至第N-1相位加法器对应连接。本发明改变了传统分相存储相位累加器的设计，能够有效地降低资源占用率。
串联多相相位累加器

[发明专利]频率生成电路及方法-CN201080043748.X有效
发明人： T·拉皮诺雅;L·徐 -专利权人：诺基亚公司
申请日： 2010-08-12 - 公布日： 2012-07-04 - 主分类号： H03K5/05 文献下载
摘要：一种方法包括：生成参考信号的多个参考相位，以及从所述多个参考相位的每个参考相位中选择子相位以便形成所选子相位集合。在所述方法中，选择是响应于多相相位累加器的同步输出来进行操作的，所述多相相位累加器根据所述子相位集合的子相位之一来同步地进行操作，并且其中，可使用至少一个附加子相位来对所述多相相位累加器的输出进行同步。
频率生成电路方法

[发明专利]一种基于FPGA的DDS信号发生器及其实现方法-CN201510196557.1有效
发明人：刘明哲;柳炳琦;庹先国;成毅;王磊;杨剑波;贺春燕 -专利权人：成都理工大学
申请日： 2015-04-23 - 公布日： 2017-08-29 - 主分类号： H03K3/02 文献下载
摘要：本发明公开了一种基于FPGA的DDS信号发生器，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。本发明通过对相位累加器进行流水式结构改进，将32为相位累加器分割成4级流水线，利用多级流水线对输入数据的同时处理明显地提高了相位累加器的工作速度，从而很好地提高系统的输出频率，其性能稳定，资源消耗小，可成功应用于通信
一种基于 fpga dds 信号发生器及其实现方法

[实用新型]一种相位插值器的抖动调节电路-CN202222500639.9有效
发明人：张东峰;陈晓飞 -专利权人：合肥大唐存储科技有限公司
申请日： 2022-09-21 - 公布日： 2023-01-13 - 主分类号： H03L7/081 文献下载
摘要：本实用新型公开了一种相位插值器的抖动调节电路，包括：相位插值控制器、速率转换器、相位累加器、相位插值器、第一分频器以及第二分频器，速率转换器的输入端与相位插值控制器的输出端相连，输出端和相位累加器的输入端相连；相位累加器的输出端与相位插值器的输入端相连；相位插值器设置成接收锁相环时钟信号和相位累加器的输出信号，并输出时钟信号；相位插值器的输出端通过第一分频器分别与相位累加器的输入端、以及速率转换器的输入端相连，通过第二分频器与相位插值控制器的输入端相连。本公开实施例提出的相位插值器的抖动调节电路，增加了新的分频器和速率转换器，使相位插值器和相位插值控制器可以采用不同频率的时钟信号，增加了精度。
一种相位插值器抖动调节电路

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条