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[发明专利]通信电路、芯片、通信装置及通信方法-CN202210359168.6在审
发明人：李向阳;王世好 -专利权人：合肥市芯海电子科技有限公司
申请日： 2022-04-06 - 公布日： 2022-07-29 - 主分类号： G06F13/42 文献下载
摘要：本申请提供一种通信电路、芯片、通信装置及通信方法，所述通信电路包括第一管脚和第二管脚，通过所述第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，通过所述第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟本申请缩短了时钟信号和数据信号之间的相位差，提升了SPI通信的速度。
通信电路芯片装置方法

[实用新型]光模块接口-CN201420307920.3有效
发明人：翟基海 -专利权人：中兴通讯股份有限公司
申请日： 2014-06-10 - 公布日： 2014-11-05 - 主分类号： H04B10/40 文献下载
摘要：本实用新型公开了一种光模块接口，该光模块接口设有内部处理模块，该内部处理模块能够提供时间与时钟同步信号，该光模块接口具有实时时间信号串行数据输出管脚、秒脉冲信号输出管脚、光路时钟同步信号输出管脚及掉电告警信号输入管脚本实用新型的光模块接口，通过在光模块上定义出实时时间信号串行数据输出管脚、秒脉冲信号输出管脚、光路时钟同步信号输出管脚及掉电告警信号输入管脚，使得光模块接口管脚能实现时间、时钟同步信号、以及掉电警告信号的传递
模块接口

[发明专利]一种扫描链测试的时钟控制装置-CN202011169984.8有效
发明人：樊光锋;贠文佳;王金富 -专利权人：苏州浪潮智能科技有限公司
申请日： 2020-10-28 - 公布日： 2022-07-01 - 主分类号： G01R31/3183 文献下载
摘要：本发明提供了一种扫描链测试的时钟控制装置，属于半导体技术领域，解决了现有技术中时钟控制装置占用的管脚数量较多的问题。该装置包括：压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；其中，基础时钟信号单元分别与压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；扫描测试时钟单元接收外界的处理信号，并基于处理信号与基础时钟信号生成扫描测试时钟信号
一种扫描测试时钟控制装置

[发明专利]一种在FPGA芯片内复用JTAG管脚的电路及方法-CN202210680774.8在审
发明人：朱维良;王海力 -专利权人：京微齐力（北京）科技有限公司
申请日： 2022-06-16 - 公布日： 2022-09-06 - 主分类号： G06F13/40 文献下载
摘要：本申请公开了一种在FPGA芯片内复用JTAG管脚的电路及方法，该电路包括：多个输入端子，包括TCK管脚、TMS管脚和TDI管脚；其中，TCK管脚提供TCK时钟，TMS管脚提供TMS信号，TDI管脚提供TDI信号；TDO管脚；虚拟JTAG器件，用于在TCK时钟的控制下，根据TMS信号和TDI信号,产生虚拟JTAG输出；或者用户逻辑器件，用于在TCK时钟的控制下，根据TMS信号和TDI信号，产生用户逻辑JTAG输出；选通电路，用于根据用户逻辑的控制，在一种情况下，将TCK时钟、TMS信号和TDI信号提供给虚拟JTAG器件，将虚拟JTAG器件的虚拟JTAG输出通过TDO管脚输出；在另一种情况下，将TCK时钟、TMS信号和TDI信号提供给用户逻辑器件，将用户逻辑器件的用户逻辑JTAG输出通过TDO管脚输出。
一种 fpga 芯片内复用 jtag 管脚电路方法

[发明专利]一种用于异步交互接口监测的管脚复用电路-CN201810551711.6有效
发明人：赵翠华;罗敏涛;娄冕;田超;刘蕾;刘思源;张嘉骏 -专利权人：西安微电子技术研究所
申请日： 2018-05-31 - 公布日： 2021-08-31 - 主分类号： H03K19/0175 文献下载
摘要：本发明通过一种用于异步交互接口监测的管脚复用电路，监测信号为异步时钟域1和时钟域2间交互的信号，寄存器配置模块对监测管脚和功能管脚复用进行寄存器配置；监测管脚控制模块根据寄存器配置模块输出的N个监测使能对异步时钟域1和时钟域2的N个监测信号进行选择，最终输出1个监测信号为监测输出信号；功能管脚控制模块根据寄存器配置模块输出的功能管脚配置对M个功能管脚的复用进行控制管理，最终获取1个功能信号；管脚选择复用模块根据寄存器配置模块输出的监测功能选择信号，对监测管脚控制模块输出的监测输出信号，以及功能管脚控制模块的功能输入信号、功能输出信号和功能方向选择信号进行管脚复用判定，完成最终的管脚复用功能。
一种用于异步交互接口监测管脚用电

[发明专利]一种修复芯片源同步接口保持时间时序的电路和服务器-CN202210747949.2在审
发明人：李志;薛光皓;丁微微;王增贺;刘刚 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2022-06-29 - 公布日： 2022-09-30 - 主分类号： G06F1/12 文献下载
摘要：本发明提供了一种修复芯片源同步接口保持时间时序的电路和服务器，电路包括：上游芯片和下游芯片，上游芯片包括时钟信号管脚和数据信号管脚，下游芯片包括输入时钟管脚和输入数据管脚；上拉电阻，上拉电阻包括第一电阻和第二电阻，第一电阻的第一端连接到时钟信号管脚，第二端连接到电源，第二电阻的第一端连接到数据信号管脚，第二端连接到电源；信号时延电路，信号时延电路连接在时钟信号管脚和输入时钟管脚之间，信号时延电路还连接在数据信号管脚和输入数据管脚之间通过使用本发明的方案，能够在芯片流片后修复源同步接口出现时序违例的问题，能够增加数据信号的时延，并且兼顾了成本低和时延可微调的优点。
一种修复芯片同步接口保持时间时序电路服务器

[发明专利]一种多路音频采集系统-CN200910163377.8无效
发明人：马令申 -专利权人：北京东方网力科技有限公司
申请日： 2009-08-17 - 公布日： 2010-01-27 - 主分类号： H04N7/52 文献下载
摘要：本发明提供一种多路音频采集系统，包括TVL320AIC32芯片和TVP5158芯片级联；TVP5158的位时钟记录管脚连接TVL320AIC32的主工作时钟管脚，TVL320AIC32串行数据输出管脚、位时钟管脚和字时钟管脚分别连接TVP5158的级联模式的串行数据输入管脚、级联模式的位时钟输入管脚和级联模式的字时钟输入管脚。TVP5158可以处理四路视频信号和四路音频信号，因此将TVL320AIC32和TVP5158进行级联后，可以处理一路立体声(两路单声道语音)信号，四路语音信号和四路视频信号。
一种音频采集系统

[实用新型]一种支持二次开发的串/并转化的接口处理板卡-CN201822179311.5有效
发明人：黄振;王斌龙 -专利权人：中国电子科技集团公司第二十研究所
申请日： 2018-12-24 - 公布日： 2019-08-16 - 主分类号： G05B19/042 文献下载
摘要：本实用新型提供了一种支持二次开发的串/并转化的接口处理板卡，LVDS收/发器与FPGA的I/O管脚连接，Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片管脚连接，时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，电源转换芯片输入电压端与功能模块的直流电源相连，接口电平转换芯片的LVTTL信号管脚与FPGA的I/O连接，TTL信号管脚与连接器连接，监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接。
管脚连接电源转换芯片本实用新型接口处理板二次开发时钟驱动管脚接口电平转换芯片数据链时钟输出管脚异步串行传输直流电源相连连接器连接输入电压端串行数据存贮芯片复位芯片工程实现级联关系片选管脚驱动芯片时钟管脚输出电压芯片连接芯片输入信号管脚检测管端机发器转化芯片输出监测应用

[实用新型]音圈马达驱动芯片及智能终端-CN201922415052.6有效
发明人：朱小红;沈韶清;张文骐;路静;曹志;张海麟;党立志 -专利权人：上海贝岭股份有限公司
申请日： 2019-12-26 - 公布日： 2020-08-18 - 主分类号： H02P25/034 文献下载
摘要：本实用新型公开了一种音圈马达驱动芯片及智能终端，音圈马达驱动芯片包括：电流输出管脚、接地管脚、总线时钟管脚、总线数据管脚、总线接口单元、数模转换单元、运算放大单元、NMOS管、参考电压单元和电压转换单元；总线接口单元接收总线时钟管脚输入的时钟信号并基于时钟信号接收总线数据管脚输入的控制信号并发送至数模转换单元；数模转换单元将接收到的控制信号转换成模拟电压信号，并输出至运算放大单元进而对模拟电压信号进行放大处理并输出至本实用新型的音圈马达驱动芯片通过取消片选管脚、并将电流输出管脚和电源电压管脚复用，在保证驱动效果的同时缩小了芯片面积，简化了电路设计。
马达驱动芯片智能终端

[实用新型]数字信号接口电路、芯片与电子设备-CN202020346166.X有效
发明人：黄雷 -专利权人：上海爻火微电子有限公司
申请日： 2020-03-18 - 公布日： 2020-07-10 - 主分类号： H03K17/795 文献下载
摘要：本实用新型提供了一种数字信号接口电路、芯片与电子设备，包括控制模块与至少一个功能管脚，其特征在于，还包括切换模块，所述至少一个功能管脚还包括时钟管脚；所述切换模块连接于所述至少一个功能管脚中的复用功能管脚与所述控制模块之间，以切换所述复用功能管脚与所述控制模块之间的信号传输通路，其中，不同的信号传输通路对应于所述复用功能管脚所复用的不同功能；所述切换模块直接或间接连接所述时钟管脚，以利用所述时钟管脚的信号作为所述切换模块切换信号传输通路的依据
数字信号接口电路芯片电子设备

[实用新型]多频率时钟电路和电路板-CN201821498581.6有效
发明人：朱威 -专利权人：深圳市捷视飞通科技股份有限公司
申请日： 2018-09-13 - 公布日： 2019-05-28 - 主分类号： H03B5/32 文献下载
摘要：本实用新型涉及一种多频率时钟电路和电路板。多频率时钟电路包括产生基准时钟信号并输送至时钟产生芯片的晶体振荡器，通过输入管脚接收基准时钟信号，通过输出管脚分别输出不同频率的时钟信号的时钟产生芯片，时钟产生芯片的输入管脚连接晶体振荡器。电路板包括多频率时钟电路与控制芯片，多频率时钟电路中的时钟产生芯片的输出管脚连接控制芯片的时钟管脚，保证各控制芯片的正常工作。整个电路结构只有一个晶体振荡器，解决了传统的多频率时钟电路由于使用多个晶体振荡器导致故障率高的问题，可以有效降低电路的故障率，提高使用效率和稳定性。此外，由于时钟信号来自一个晶体振荡器，还可以满足时钟同源的需求，提高电路的可靠性。
时钟电路多频率晶体振荡器时钟产生芯片基准时钟信号电路板控制芯片时钟信号输出管脚输入管脚故障率电路有效降低电路电路结构连接控制时钟管脚使用效率传统的同源输出保证

[发明专利]适用于晶上集成的晶圆基板标准集成区域布线结构与方法-CN202210796930.7有效
发明人：李顺斌;王伟豪;张汝云;刘勤让;万智泉;沈剑良 -专利权人：之江实验室
申请日： 2022-07-08 - 公布日： 2022-10-21 - 主分类号： H01L23/485 文献下载
摘要：本发明公开了适用于晶上集成的晶圆基板标准集成区域布线结构与方法，包括核心电压网络、互连信号网络、时钟信号网络、以及地线网络，核心电压网络与互连信号网络同属于顶层金属层，时钟信号网络位于中层金属层，地线网络位于底层金属层标准集成区域向上提供的管脚包括核心电压管脚、互连信号管脚、时钟信号管脚、地线管脚、复杂功能管脚，复杂功能管脚由晶圆底部TSV直接连接到系统外部，其余管脚通过所属信号网络实现连接；核心电压管脚与地线管脚采用条纹交错的方式分布在中心对称的井字形核心电压区内，互连信号管脚分布在标准集成区域四周的互连信号区。
适用于集成晶圆基板标准区域布线结构方法

[实用新型]SD卡接口电路及使用该电路的驱动电路板-CN202120661069.4有效
发明人：蔡明星;李艳飞 -专利权人：深圳市一九智能电子科技有限公司
申请日： 2021-03-31 - 公布日： 2021-10-01 - 主分类号： H05K1/02 文献下载
摘要：连接模块包括控制管脚连接线、时钟管脚连接线、数据管脚连接线。控制管脚连接线、时钟管脚连接线、数据管脚连接线均为具有设定特性阻抗的高速信号线，控制管脚连接线与时钟管脚连接线的长度差为第一设定值，数据管脚连接线与时钟管脚连接线的长度差为第二设定值，控制管脚连接线与数据管脚连接线的长度差为第三设定值，设置设定值可控制管脚连接线、时钟管脚连接线、数据管脚连接线的传输速度一致。有效解决了现有SD卡接口电路的信号线传输速度差别较大的技术问题。
sd 接口电路使用驱动电路板

[发明专利]通讯模组和终端设备-CN202111173277.0在审
发明人：刘红星;胡齐剑 -专利权人：深圳市广和通无线股份有限公司
申请日： 2021-10-08 - 公布日： 2022-01-28 - 主分类号： H04W88/02 文献下载
摘要：本申请公开一种通讯模组和终端设备，通讯模组包括通讯模块和天线调谐模块；通讯模块包括第一固定管脚、第一直流信号通讯单元、第一时钟信号通讯单元和第一隔离单元；天线调谐模块包括第二直流信号通讯单元、第二时钟信号通讯单元和第二隔离单元；第一直流信号通讯单元经过第一隔离单元、第一固定管脚和第二隔离单元与第二直流信号通讯单元进行直流信号的传输；第一时钟信号通讯单元经过第一隔离单元、第一固定管脚和第二隔离单元，与第二时钟信号通讯单元进行时钟信号的传输；第一隔离单元和第二隔离单元将直流信号和时钟信号隔离。直流信号和时钟信号共用第一固定管脚，且可正常传输，使采用M.2接口的通讯模块能满足MIPI标准通信需求。
通讯模组终端设备

[实用新型]一种时钟信号控制系统-CN202022829107.0有效
发明人：周锦志 -专利权人：卡莱特云科技股份有限公司
申请日： 2020-11-27 - 公布日： 2021-07-13 - 主分类号： G06F1/04 文献下载
摘要：本实用新型涉及一种时钟信号控制系统，包括：FPGA芯片、无源信号产生模块、上拉电阻、产生有源时钟信号的有源信号产生模块和驱动该无源信号产生模块产生无源时钟信号的PHY芯片；该FPGA芯片通过PHY信号管脚与PHY芯片连接，通过第一参考时钟信号输入管脚分别并联该上拉电阻、无源信号产生模块和有源信号产生模块；该上拉电阻的一端与第一参考时钟信号输入管脚连接，另一端与电压输出端连接，以上拉该无源时钟信号的电平。能够通过上拉电阻上拉时钟信号的电平保证FPGA芯片识别到振幅较高的时钟信号，以及，将有源晶振作为在工作环境不稳定时启用的备用参考时钟来保证FPGA芯片始终能识别到稳定的参考时钟。
一种时钟信号控制系统

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