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- [发明专利]容错计算机系统-CN200510131695.8无效
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阿部晋树
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日本电气株式会社
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2005-12-16
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2006-06-21
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G06F11/16
- 一种容错(FT)计算机系统,包括:第一系统;以及第二系统,配置为与所述第一系统同步操作。所述第一和第二系统中的每一个均包括:CPU;和与所述CPU相连的路由控制器。所述第一系统包括作为有效I/O设备的第一I/O设备,以及所述第二系统包括作为待机I/O设备的第二I/O设备。路由控制器控制所述CPU与所述第一I/O设备和所述第二I/O设备之间的路由。当在所述第一I/O设备中发生故障时,所述第一系统中的所述路由控制器将从所述CPU接收到的、以所述第一I/O设备为目的地的请求数据路由到所述第二I/O设备。
- 容错计算机系统
- [发明专利]容错计算机系统-CN99809589.3有效
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M·隆斯特伦
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艾利森电话股份有限公司
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1999-08-09
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2004-02-04
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G06F11/20
- 要求降低内部单元通信的容错计算机系统和方法。一个主系统用来执行事件处理以响应接收到的命令。该事件消息用来指导一个备份系统执行同样的事件处理。因为该事件消息也指定停止事件处理的原因和时间,在备份系统上能复制执行该事件处理。因此,主系统和至少一个备份系统将被同步。提供至少一个备用系统来在一个事件日志中记录事件消息序列,并来保存主系统的存储器内容的一个档案副本。有档案副本的事件日志可以用来恢复主系统的系统状态。
- 容错计算机系统
- [发明专利]容错计算机系统-CN98805689.5无效
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安德鲁·J·沃德罗普
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通用动力信息系统公司
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1998-03-31
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2000-07-05
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G06F11/16
- 本发明公开了一种容错计算机,它在硬件时钟级使用冗余表决,以检测和校正单事件干扰(SEU)和其它随机错误。在一个优选实施例中,计算机(30)包括以严格的“锁步”操作的四个或更多商用处理单元(CPU)(32),它们的到系统存储器(46)和系统总线(12)的输出(33,37)由可以用定制(custom)集成电路定制存储器控制器(18)与系统存储器(46)和系统总线(12)连接。在每个CPU时钟周期表决每次写/读计算机(30)内的存储器(46)的地址和数据(35,37)。系统逻辑选择最好时机,通过再同步所有CPU(32)、对故障计算机断电或切换到备用计算机(30)、复位和重新引导替换的CPU(32),来从检测的故障恢复。
- 容错计算机系统
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