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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]全加器-CN202110365018.1在审
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2021-03-31 - 公布日： 2021-07-09 - 主分类号： H03K19/20 文献下载
摘要：本发明实施例提供一种全加器，包括：第一异或电路、第二异或电路、进位电路；第一异或电路用于接入第一求和信号和第二求和信号，第一异或电路包括两组比较电路；第一求和信号的反向信号和第二求和信号分别接入第二组比较电路的两个输入端
全加器

[发明专利]全加器-CN202310659324.5在审
发明人：谢翔;邓成将;王自强 -专利权人：清华大学
申请日： 2023-06-05 - 公布日： 2023-10-10 - 主分类号： G06F7/501 文献下载
摘要：本申请提供一种全加器，包括第一同或逻辑门、第二反相器、第一异或逻辑门和选择器，第一同或逻辑门用于实现第一信号和第二信号的同或，输出进位传播信号的互补信号，第二反相器的输入端连接第一同或逻辑门的输出端，第二反相器的输出端用于输出进位传播信号通过第二反相器产生进位传播信号，能够节省电路实现面积以及负载电容，实现较低的动态功耗，并能够消除延迟较大限制性能的进位传播信号产生模块，提高全加器的性能。
全加器

[发明专利]全加器-CN202310714340.X在审
发明人：邓成将;谢翔;王自强 -专利权人：清华大学
申请日： 2023-06-15 - 公布日： 2023-10-10 - 主分类号： G06F7/501 文献下载
摘要：本申请提供一种全加器，包括：第二异或逻辑门，其中，第一传输门的第一控制端连接第一异或逻辑门的输出端，第二控制端与第一同或逻辑门的输出端、第五N型晶体管的第一端和第五P型晶体管的栅极相互连接，输入端与第五因此第一信号为高电平信号，第二信号和进位输入信号为低电平信号时，和位输出信号由第一同或逻辑门输出的进位传播信号的互补信号以及进位输入信号电控制，提高全加器的性能。
全加器

[实用新型]全加器-CN202120667870.X有效
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2021-03-31 - 公布日： 2021-10-15 - 主分类号： H03K17/22 文献下载
摘要：本实用新型实施例提供一种全加器，包括：第一异或电路、第二异或电路、进位电路；第一异或电路用于接入第一求和信号和第二求和信号，第一异或电路包括两组比较电路，第一组所述比较电路用于在第一求和信号不等于第二求和信号时
全加器

[实用新型]全加器-CN202120667886.0有效
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2021-03-31 - 公布日： 2021-10-08 - 主分类号： H03K19/20 文献下载
摘要：本实用新型实施例提供一种全加器，包括：第一异或电路、第二异或电路、进位电路、第一输出级电路、第二输出级电路；第一异或电路用于接入第一求和信号和第二求和信号，第一异或电路包括两组比较电路；两组比较电路的输出端连接
全加器

[发明专利]全加器、芯片、板卡及电子设备-CN202310343601.1在审
发明人：何力 -专利权人：北京奕斯伟计算技术股份有限公司
申请日： 2023-03-31 - 公布日： 2023-08-11 - 主分类号： G06F7/501 文献下载
摘要：本申请实施例提供了一种全加器、芯片、板卡及电子设备，涉及集成电路技术领域。该全加器包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与至少一个逻辑电路中的第一逻辑电路的输入端连接；多级全加器同时进行全加，并将全加后的信号输入第一逻辑电路生成全加器的和输出信号和进位输出信号本申请实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。
全加器芯片板卡电子设备

[发明专利]一种全加器电路及多位全加器-CN202310536623.X有效
发明人：刘欢;于飞;玉虓;韩根全;刘艳;余宁浙 -专利权人：之江实验室
申请日： 2023-05-12 - 公布日： 2023-07-25 - 主分类号： G06F7/501 文献下载
摘要：本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。
一种全加器电路

[发明专利]一种全加器电路和多位全加器-CN202211053864.0有效
发明人：顾佳妮;玉虓 -专利权人：之江实验室
申请日： 2022-08-31 - 公布日： 2022-12-06 - 主分类号： G06F7/501 文献下载
摘要：本发明公开了一种全加器电路和多位全加器，在该全加器电路中，存内计算场效应晶体管存储数据并根据不同的输入信号对晶体管内数据及被加载数据执行逻辑运算，通过存内计算场效应晶体管特性及其读写方式，以极少的晶体管实现了低面积全加器电路所述全加器电路结构简单，极大降低了全加器电路面积和复杂度，相较于传统CMOS实现的全加器电路节省了19个晶体管。
一种全加器电路

[实用新型]压缩器-CN202120668043.2有效
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2021-03-31 - 公布日： 2021-10-08 - 主分类号： H03M7/30 文献下载
摘要：本实用新型实施例提供一种压缩器，包括：至少两个级联的全加器、输出级电路；第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的另两个输入端输入求和信号；第j级全加器的本位求和输出端和进位输出端作为压缩器的输出端，与输出级电路连接，输出具有驱动能力的压缩信号；全加器包括：第一异或电路、第二异或电路、进位电路；第一异或电路包括两组比较电路，两组比较电路的输出端连接，并作为第一异或电路的输出端，输出第一异或信号；第二异或电路的输出端作为全加器的本位求和输出端；进位电路的输出端作为全加器的进位输出端。
压缩器

[发明专利]一种基于混合全加器的部分积求和模块设计方法及系统-CN202211462443.3在审
发明人：谢翔;黄焘;闰闰;李国林;胡毅;尹立 -专利权人：清华大学
申请日： 2022-11-21 - 公布日： 2023-03-28 - 主分类号： G06F7/501 文献下载
摘要：本发明提供一种基于混合全加器的部分积求和模块设计方法及系统，包括：获取全加器的输入数据，计算部分积求和阵列的翻转率；根据所述部分积求和阵列翻转率的数值，将翻转率低的节点设置为低毛刺全加器；根据所述部分积求和阵列翻转率的数值，将翻转率高的节点设置为低能耗全加器；通过所述低毛刺全加器和低功耗全加器进行部分积求和。
一种基于混合全加器部分求和模块设计方法系统

[发明专利]一种图像像元合并的电路及方法-CN201210337061.8有效
发明人：张健;许哲;杨文才;李爱玲;白喆;单金玲;赵燕 -专利权人：中国科学院西安光学精密机械研究所
申请日： 2012-09-12 - 公布日： 2013-01-09 - 主分类号： H04N5/369 文献下载
摘要：本发明涉及一种图像像元合并的电路及方法，包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连，D触发器的输出端与第一全加器的输入端A相连，第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，存储器的读出数据端与第二全加器的输入端B相连，所述时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。
一种图像合并电路方法

[实用新型]一种图像像元合并的电路-CN201220463607.X有效
发明人：张健;许哲;杨文才;李爱玲;白喆;单金玲;赵燕 -专利权人：中国科学院西安光学精密机械研究所
申请日： 2012-09-12 - 公布日： 2013-03-27 - 主分类号： H04N5/369 文献下载
摘要：本实用新型涉及一种图像像元合并的电路，包括A/D转换器、D触发器，第一全加器、第二全加器、存储器以及时序发生器，模拟图像信号送入A/D转换器的输入端，A/D转换器的输出端分别与D触发器输入端和第一全加器的输入端B相连，D触发器的输出端与第一全加器的输入端A相连，所述第一全加器的输出端分别与存储器的写入数据端和第二全加器的输入端A相连，所述存储器的读出数据端与第二全加器的输入端B相连，时序发生器分别为A/D转换器、D触发器、第一全加器、第二全加器以及存储器提供工作时序。
一种图像合并电路

[发明专利]乘法器电路及电子设备-CN202211168076.6在审
发明人：黄永宏;陈瑞隆;刘美冬;尹家宇;黄天辉;苏文杰 -专利权人：厦门半导体工业技术研发有限公司
申请日： 2022-09-23 - 公布日： 2022-12-02 - 主分类号： G06F7/523 文献下载
摘要：本发明公开了一种乘法器电路包括多个全加器、多个触发器和多个二选一多路选择器，其中，多个全加器中的每个全加器包括被加数输入端、加数输入端、进位输入端、输出端和进位输出端；每个全加器之间通过触发器进行级联，每个全加器的进位输出端通过触发器连接到进位输入端，每个全加器的加数输入端和第一级全加器的被加数输入端均连接到对应的二选一多路选择器的输出端；由此，在进行多bit位相乘时，可以使得消耗资源少、面积小；同时可以实现流水线结构
乘法器电路电子设备

[发明专利]压缩器电路、华莱士树电路、乘法器电路、芯片和设备-CN201810316616.8有效
发明人：不公告发明人 -专利权人：中科寒武纪科技股份有限公司
申请日： 2018-04-10 - 公布日： 2020-03-10 - 主分类号： H03K19/20 文献下载
摘要：本申请提供一种压缩器电路、华莱士树电路、乘法器电路、芯片和设备，该压缩器电路包括第一全加器、第二全加器和第一选择电路，所述第一全加器的输出端与所述第一选择电路的输入端连接，所述第一选择电路的输出端与所述第二全加器的输入端连接；所述第一选择电路用于根据第一选择信号确定所述第一选择电路输出给所述第二全加器的输入信号；所述第一选择电路输出给所述第二全加器的输入信号和所述压缩器电路的多位输入信号的最高位信号用于控制所述第二全加器的开启或关闭
压缩器电路华莱士树乘法器芯片设备

[发明专利]进位存储加法器及其系统-CN200410064426.X无效
发明人：拉姆扬舒·达塔;亨格·C·恩戈;罗伯特·K·蒙托伊;钱德勒·麦克道尔;詹特·B·库昂;温迪·A·贝卢奥米尼 -专利权人：国际商业机器公司
申请日： 2004-08-24 - 公布日： 2005-05-11 - 主分类号： G06F7/50 文献下载
摘要：4至2进位存储加法器可包括耦接到高阶全加器的低阶全加器。进位存储加法器还可包括耦接到高阶全加器的逻辑单元，其中配置逻辑单元以生成将输入到高阶全加器的进位，该进位通常从位于前一级的进位存储加法器生成。通过在当前级、而不是前一级中生成进位(输入位)，减小了输入到高阶全加器的输入位的延迟，并由此减小了高阶全加器输出总和以及进位的延迟。
进位存储加法器及其系统

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