[其他]微处理机系统

摘要

通过把n/2位存储器与/或1/0装置连到n位微处理机而构成的微处理机系统。该系统中的时间发生器包括检测器和定时控制器。当微处理机执行对存储器与/或1/0装置的字传送指令时，通过允许和禁止读/写控制信号以实现两个存取周期。在第二个存取周期结束之前，撤消微处理机的等待状态，从而结束整个操作。字传送指令可以自动转换为两个1/2字传送指令。

主权项

1、通过把具有n/2位宽度数据总线的存储器与/或I/O装置连接到具有n位宽度数据总线的微处理机而构成的微处理机系统，包括：上述的微处理机；在存取n位存储器与/或I/O装置的状态下，用于产生控制信号的时间发生器；用于向上述的存储器与/或I/O装置发送读/写控制信号，并向地址锁存计数器装置发送由上述微处理机产生的状态数据所得到的地址锁存控制信号的读/写控制器装置；用于响应来自上述读/写控制器装置的控制信号从上述微处理机取出地址，并将此地址传送到上述存储器与/或I/O装置的地址锁存计数器；用于响应来自上述时间发生器装置的控制信号，将总线设置为存取上述有n位宽度数据总线的存储器与/或I/O装置状态的总线转换器；其特征在于：上述时间发生器装置包括以下装置：用于检测出上述微处理机当前执行的指令是对上述存储器与/或I/O装置的需要两个存取周期的字传送指令，并确定该指令存取的起始地址是偶数地址还是奇数地址；用于当该指令被确定为定时上述存储器与/或I/O装置的字传送指令时，向上述微处理机发送控制信号，在第一个存取周期中，该控制信号将上述微处理机设置为等待状态，在第二个存取周期中，该控制信号撤消上述微处理机的等待状态；用于对允许产生的读/写控制信号的次数进行计数，并当第二个存取周期结束时，清除内部线路；用于向读/写控制器装置发送信号以控制读/写控制信号的产生，向地址锁存计数器发送地址修改信号，当某指令被确定为是对上述存储器与/或I/O装置的字传送指令时，有选择地向总线转换器发送控制信号，这些控制信号彼此不同以便用于区别起始地址是偶数地址或是奇数地址；上述读/写控制器装置进而包括根据来自上述时间发生器装置的信号，通过允许/禁止读/写控制信号实现两个存取周期的线路装置；上述地址锁存计数器装置进而包括用于向上述时间发生器装置和上述存储器与/或I/O装置发送锁存地址，用于当读/写控制信号被禁止时，响应来自上述时间发生器装置的控制信号，修改地址数据，并用于将此修改过的地址传送至上述存储器与/或I/O装置的线路装置；上述总线转换器装置进而包括如下线路装置：响应来自上述时间发生器装置的控制信号，在第一个存取周期中操作以实现：当该指令被确定为是从偶数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据就做为n位数据的最低有效部分被锁存，而当该指令被确定为是从奇数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据就做为n位数据的最高有效部分被锁存，因此，当某指令被确定为是从偶数地址开始的写周期的字传送指令时，由上述微处理机产生的n位数据的最低有效部分就被传送至上述存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始时，最高有效部分就被传送至上述存储器与/或I/O装置；上述总线转换器装置在第二个存取周期中操作以实现：当某指令被确定为是从偶数地址开始的读周期的字传送指令时，来自上述存储器与/或I/O装置的数据做为n位数据的最高有效部分，和第一个存取周期的数据一起，被传送至上述微处理机，并当读周期的字传送指令是从奇数地址开始时，来自上述存储器与/或I/O装置的数据做为n位数据的最低有效部分，和第一个存取周期的数据一起，被传送至上述微处理机，因此，当某指令被确定为是从偶数地址开始的写周期的字传送指令时，来自上述微处理机的n位数据的最高有效部分就被传送至上述存储器与/或I/O装置，当写周期的字传送指令是从奇数地址开始时，来自上述微处理机的n位数据的最低有效部分就被传送至上述存储器与/或I/O装置。