[发明专利]可动态调整的时钟路径电路在审
| 申请号： | 202111010141.8 | 申请日： | 2021-08-31 |
| 公开（公告）号： | CN113707209A | 公开（公告）日： | 2021-11-26 |
| 发明（设计）人： | 赖振安;陈俊晟 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | G11C29/12 | 分类号： | G11C29/12;G11C29/18 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 郭四华 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种可动态调整的时钟路径电路包括：由n级时钟延迟单元串联而成的时钟延迟链。第1级时钟延迟单元的输入端连接时钟输入信号。第k级时钟延迟单元的输入端连接第(k‑1)级时钟延迟单元的输出端。时钟输入信号连接到第一多路选择器的输入端。各级时钟延迟单元的输出端通过对应的选择开关连接到第一多路选择器的输入端；从时钟输入信号和各级延迟信号中选择一个信号作为时钟输出信号。各选择开关的控制信号以及第一多路选择器的选择信号通过延迟链控制电路控制，以实现对时钟输出信号的相位的动态调整。本发明能对时钟输出信号的相位进行动态调整，能应用于双端口静态存储器的可测试设计电路中并实现对双端口静态存储器进行有效且快速的测试和特性分析。 | ||
| 搜索关键词： | 动态 调整 时钟 路径 电路 | ||
【主权项】：
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