[发明专利]基于FPGA硬件加速的下行链路比特级处理方法有效
| 申请号： | 202010414777.8 | 申请日： | 2020-05-15 |
| 公开（公告）号： | CN111600681B | 公开（公告）日： | 2022-07-01 |
| 发明（设计）人： | 王程;徐闻璐;张志丽;王卫东 | 申请（专利权）人： | 北京邮电大学;中国电子科技集团公司第五十四研究所 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00;G05B19/042 |
| 代理公司： | 北京永创新实专利事务所 11121 | 代理人： | 祗志洁 |
| 地址： | 100876 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明为一种基于FPGA硬件加速的下行链路比特级处理方法，可应用于基于LTE的卫星移动通信虚拟化信关站的大容量实时信号和协议处理。本发明在CPU中实现MAC层及以上功能；在硬件加速器FPGA上，待传送数据采用8bit并行传输架构经过数据处理模块、传输块CRC24A添加模块、码块分割参数计算模块、码块CRC24B添加模块的处理和传输后，再经过并串转换、Turbo编码模块、码块交织模块后进行比特收集、选择与修剪，最后码块级联后输出，完成整个PDSCH信道的比特级数据处理。本发明降低了信号处理时延，提高了虚拟化信关站大容量数据的处理能力和通信传输的实时性。 | ||
| 搜索关键词： | 基于 fpga 硬件加速 下行 特级 处理 方法 | ||
【主权项】：
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