[实用新型]一种合并单元数据防误装置有效
| 申请号： | 201920335958.4 | 申请日： | 2019-03-15 |
| 公开（公告）号： | CN209608322U | 公开（公告）日： | 2019-11-08 |
| 发明（设计）人： | 崔玉;冯亚东;吴奕;曹海欧;朱继红;张玥;侯永春;吴昊 | 申请（专利权）人： | 国网江苏省电力有限公司;南京合智电力科技有限公司 |
| 主分类号： | H02H1/00 | 分类号： | H02H1/00 |
| 代理公司： | 南京常青藤知识产权代理有限公司 32286 | 代理人： | 黄胡生 |
| 地址： | 210000 *** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型提供一种合并单元数据防误装置，包括模拟量采集回路、DSP、FPGA和物理接口芯片，所述模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP连接所述第一模拟采集回路，所述第二DSP连接所述第二模拟量采集回路，所述FPGA分别连接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA内设有比较电路。本实用新型基于双数据流对合并单元各个环节数据防误，防止一旦出错引起大面积的保护控制设备误动。 | ||
| 搜索关键词： | 模拟量采集 合并单元 物理接口芯片 本实用新型 防误装置 数据流 采集回路 控制设备 防误 误动 出错 环节 | ||
【主权项】：
1.一种合并单元数据防误装置，其特征在于，包括模拟量采集回路、DSP、FPGA和物理接口芯片，所述模拟量采集回路包括第一模拟量采集回路和第二模拟量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP连接所述第一模拟采集回路，所述第二DSP连接所述第二模拟量采集回路，所述FPGA分别连接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA内设有比较电路；所述第一DSP和所述第二DSP用于接收来自所述模拟量采集回路和所述FPGA的数据并将数据进行插值同步处理，同时将处理的模拟量采集回路数据发送至所述FPGA；所述FPGA用于将接收的数据自行拷贝形成双份数据分为两份完全对等的数据流，对每份数据流同步进行数据包的处理，将来自所述物理接口芯片的数据包分别推送至所述第一DSP和所述第二DSP，所述比较电路对来自DSP的数据包进行完全比对，将比对结果一致的数据发送至所述物理接口芯片。
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