[发明专利]并行ADC采样系统传输路径延时误差的通用校准方法有效
| 申请号： | 201910944701.3 | 申请日： | 2019-09-30 |
| 公开（公告）号： | CN110798211B | 公开（公告）日： | 2023-05-23 |
| 发明（设计）人： | 胡洪;马力科;张晓波;唐洪军;吴江 | 申请（专利权）人： | 西南电子技术研究所(中国电子科技集团公司第十研究所) |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10;H03M1/12 |
| 代理公司： | 成都九鼎天元知识产权代理有限公司 51214 | 代理人： | 舒盛 |
| 地址： | 610036 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。 | ||
| 搜索关键词： | 并行 adc 采样系统 传输 路径 延时 误差 通用 校准 方法 | ||
【主权项】：
1.一种并行ADC采样系统传输路径延时误差的通用校准方法，具有如下技术特征：时钟源CLK和信号源S通过1个集成M通道高速模数转换AD芯片配置为多通道输出，AD芯片通过高速串行接口连接大规模可编程门阵列FPGA组成高速变采样率系统；AD芯片通过并行多通道模式将高速采样数据分组并行降速传输，实现第一级降速；通过配置相关寄存器使得各通道输出相位关系的并行采样数据和AD测试序列，FPGA采用高速串并转换原语ISERDES或串并转换IP核SelectIO将高速串行数据转换为并行数据，实现第二级降速；FPGA内置程序设置虚拟逻辑分析仪ILA，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，高速变采样率系统上电后或采样频率变换时，启动校准指令和时延自适应校准的状态机，运行时延参数校准算法，对多通道每比特BIT的时延参数进行修正，将时延参数动态置入FPGA延时控制语句，对齐通道内和通道间所有BIT，配置相关寄存器AD芯片退出测试序列输出真实的采样信号，完成校准过程，实现系统传输路径输入延时的校准。/n
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