[发明专利]一种FPGA输入输出逻辑模块的内建自测方法及系统

摘要

本发明实施例提供一种FPGA输入输出逻辑模块的内建自测方法及系统，通过对FPGA的PAD进行配置，从而使得属于同一IOL的ISERDES与OSERDES在FPGA外部连通，形成串行数据通路，让IOL从TX端口到RX端口可以采用环回方式进行数据传递，进而利用激励产生器产生的一个测试向量同时完成对ISERDES与OSERDES的测试。第一采集模块与第二采集模块中的至少一个可以进行延时处理，因此测试方案复用性强；而且，因为结果分析模块最终可以确定出被测设计是否存在故障，对外部测试设备的要求较低，降低了测试成本。

主权项

1.一种FPGA输入输出逻辑模块的内建自测方法，其特征在于，包括：配置用于对现场可编程门阵列FPGA中输入输出逻辑模块IOL进行测试的IOL测试架构，所述测试架构中包括被测设计DUT、激励产生器TPG、输出采集模块MON和结果分析模块ORA，所述MON包括第一采集模块和至少一个第二采集模块；所述DUT中一个IOL包括解串器ISERDES与串化器OSERDES，同一IOL的ISERDES和OSERDES通过引脚PAD连通形成串行数据通路；所述TPG用于产生并向所述DUT中的OSERDES以及所述第一采集模块输出测试向量，所述第二采集模块用于采集所述DUT中ISERDES在所述测试向量的激励下所产生的测试响应，所述第一采集模块与所述第二采集模块将所述测试向量与所述测试响应在时序上对其后输入给所述ORA；所述ORA用于对所述第一采集模块采集的测试向量与各所述第二采集模块采集的测试响应进行比对分析，确定所述DUT是否存在故障；对所述IOL测试架构进行测试配置；根据所述IOL测试架构对FPGA进行测试，确定所述FPGA中是否存在IOL故障。