[发明专利]一种基于JESD204B接口高速数字收发系统上电配置方法

摘要

本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。

主权项

1.一种基于JESD204B接口高速数字收发系统上电配置方法，其特征在于，所述高速数字收发系统包括FPGA可编程逻辑器、ADC芯片、DAC芯片、LMK04828_AD时钟芯片、LMK04828_DA时钟芯片及时钟分发芯片；其中所述FPGA可编程逻辑器包括JESD204B接口模块、ADC同步监测模块、ADC寄存器配置模块、系统复位模块、DAC寄存器配置模块、LMK04828配置产生模块以及LMK04828寄存器配置模块，其中，所述系统复位模块通过所述JESD204B接口模块分别与所述ADC芯片和所述DAC芯片电连接，所述ADC同步监测模块通过所述JESD204B接口模块与所述ADC芯片电连接，所述系统复位模块通过所述ADC寄存器配置模块与所述ADC芯片电连接，所述系统复位模块通过所述DAC寄存器配置模块与所述DAC芯片电连接，所述系统复位模块还与所述ADC同步监测模块所述LMK04828配置产生模块以及所述LMK04828寄存器配置模块分别电连接，所述LMK04828配置产生模块与所述LMK04828寄存器配置模块电连接，所述LMK04828寄存器配置模块与所述LMK04828_AD时钟芯片和所述LMK04828_DA时钟芯片通过PCB走线互联；所述FPGA可编程逻辑器与上位机通过光纤连接；所述LMK04828_AD时钟芯片与所述ADC芯片电连接；所述LMK04828_DA时钟芯片与所述DAC芯片电连接；所述时钟分发芯片与所述LMK04828_AD时钟芯片和所述LMK04828_DA时钟芯片电连接；及所述信号源于所述上位机和所述时钟分发芯片电连接；所述高速数字收发系统上电配置方法包括：步骤S1：连接所述高速数字收发系统并上电，对所述ADC芯片、所述DAC芯片、LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片进行硬件复位；步骤S2：对所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片进行第二次寄存器配置；及步骤S3：对所述FPGA可编程逻辑器的所述JESD204B接口模块进行复位，对所述ADC芯片、所述DAC芯片寄存器进行参数配置，及启动同步监测程序。