[发明专利]一种基于FIFO与随机存储器结合的模块间流控制通信方法

摘要

本发明公开了一种基于FIFO与随机存储器结合的模块间流控制通信方法，属于电子技术领域，在FPGA中建立FIFO的输入模块、计算模块和FIFO的输出模块，FIFO的输入模块和FIFO的输出模块均包括FIFO数据缓存器，设定FIFO数据缓存器的深度为FIFO_Size、宽度为FIFO_Width，将FIFO数据缓存器分成N个块，FIFO数据缓存器的一次性读写数据的大小为一个块大小的数据，解决了以块为单位进行数据读写操作的技术问题，对数据进行缓存，解决模块间数据处理速度的差异；适合以块为单位进行操作的应用场景，FIFO支持按地址进行随机读写，满足多种读写需求。

主权项

1.一种基于FIFO与随机存储器结合的模块间流控制通信方法，其特征在于：包括以下步骤：步骤1：在FPGA中建立FIFO的输入模块、计算模块和FIFO的输出模块，FIFO的输入模块用于读取并存储输入数据，计算模块用于读取FIFO的输入模块存储的输入数据，并进行处理后输出到FIFO的输出模块，FIFO的输出模块用于存储并输出计算模块处理后的数据；步骤2：FIFO的输入模块和FIFO的输出模块均包括FIFO数据缓存器，设定FIFO数据缓存器的深度为FIFO_Size、宽度为FIFO_Width，将FIFO数据缓存器分成N个块，N为正整数，每一个块的存储大小均相同，设定每一个块的深度为BSize、宽度为BWidth，N＝FIFO_Size÷BSize；FIFO数据缓存器的一次性读写数据的大小为BSize大小的数据；所述FIFO数据缓存器中每一个块的地址顺序编号为0，1，2...N‑1；步骤3：在FPGA中检测FIFO数据缓存器的写使能信号：当写使能信号为1时，表示可以向FIFO数据缓存器中写入数据；设定FIFOBwInc为块写满标志位，当FIFO数据缓存器中的一个块被写满时，FIFOBwInc置位为1，此时FIFO数据缓存器继续将数据写入下一个块；设定FIFO_Full为缓冲器写满标志位，当整个FIFO数据缓存器均被写满时，FIFO_Full置位为1，此时不能对FIFO数据缓存器进行写操作；步骤4：在FPGA中检测FIFO数据缓存器的读使能信号：当读使能信号为1时，表示可以从FIFO数据缓存器中读出数据；设定FIFOBrInc为块读完标志位，当FIFO数据缓存器中的一个块被读完时，FIFOBrInc置位为1，此时FIFO数据缓存器继续读取下一个块的数据；设定FIFO_Empty为缓冲器读完标志位，当整个FIFO数据缓存器均被读完时，FIFO_Empty置位为1，此时不能对FIFO数据缓存器进行读操作。