[发明专利]一种多用户高速伪随机序列发生器电路及其工作方法

摘要

本发明公开了一种多用户高速伪随机序列发生器电路及其工作方法。该电路包括DDR和FPGA；其中DDR用于预先为大量用户以队列方式存储各自的随机数序列，FPGA用于管理DDR中的随机数队列，为不同的用户按顺序循环读取所属队列中的长度值。方法为：针对DDR中的每个队列，在FPGA建立高速子队列，用于缓存以突发方式从DDR中读出的部分数值供FPGA内部的用户电路高速读取；当某个子队列中缓存数据深度低于门限时，队列管理器从DDR内部对应的队列中根据上次读取的存储位置顺序，读入设定数量的长度值，并写入对应的子队列。本发明提供的伪随机序列的长度大、硬件成本低、实时性强，可以同时为大量用户提供伪随机长度序列。

主权项

1.一种多用户高速伪随机序列发生器电路，其特征在于，包括DDR存储器和FPGA，其中：所述DDR存储器，用于预先为用户以队列方式存储各自的随机数序列；用户通过网络测试仪的配置界面进行测试配置，测试软件为不同业务流生成测试数据包长度序列并写入到DDR中，每个测试业务流对应DDR中一个存储数据包长度值的队列，每个队列的长度为该测试序列长度值分布的周期；所述FPGA，用于管理DDR存储器中的随机数队列，为不同的用户按顺序循环读取所属队列中的长度值；在FPGA中，针对DDR中的每个队列，建立一个对应的子队列，存储来自于DDR中对应的队列数据；FPGA中设置有队列管理电路，用于管理DDR中每个队列的建立和读取，并管理FPGA内部各个子队列的建立和读取；当子队列中缓存数据深度降低到设定门限时，队列管理电路从DDR内部对应的队列中根据上次读取的存储位置，顺序读入设定数量的长度值，并写入对应的子队列。