[发明专利]一种采用2T2R混合结构的物理不可克隆函数电路

摘要

本发明公开了一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，每个PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，第一忆阻器的一端为PUF单元的位线端，第一忆阻器的另一端和第一NMOS管的漏极连接，第二忆阻器的一端为PUF单元的反相位线端，第二忆阻器的另一端和第二NMOS管的漏极连接，第一NMOS管的栅极和第二NMOS管的栅极连接且其连接端为PUF单元的字线端，第一NMOS管的源极和第二NMOS管的源极均接地；优点是硬件误码率低、且密度高。

主权项

1.一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。