[发明专利]一种延迟缓冲电路及非对称时钟网络

摘要

本申请涉及FPGA技术，公开了一种延迟缓冲电路及非对称时钟网络。此延迟缓冲电路包括第一CMOS反相器、第一可调缓冲器和输出反相器，通过设置第一可调缓冲器的参数来阻止输出反相器输入信号的变化，进而增加缓冲器延迟；此非对称时钟网络是将上述可调延迟缓冲器设置到FPGA内部多级非对称时钟网络的各级水平节点和垂直节点处，实现对不同位置的时钟网络延迟进行延迟调节最终减小各个时钟偏斜间的延迟差。本申请大大减少整个时钟网络时钟偏斜，一定程度上增强了时钟信号的稳定性，提高了系统性能。

主权项

1.一种延迟缓冲电路，其特征在于，包括：第一CMOS反相器，所述第一CMOS反相器的输入端与第一输入端耦合；第一可调缓冲器，所述第一可调缓冲器由栅极为第一延迟控制端的第一PMOS，源极与所述第一PMOS的漏极耦合的第二PMOS，漏极与所述第二PMOS的漏极耦合的第一NMOS，以及漏极与所述第一NMOS的漏极耦合的第二NMOS依次串联组成，所述第二NMOS的栅极是第二延迟控制端，所述第二PMOS的栅极与所述第一NMOS的栅极的连接点是所述第一可调缓冲器的输入端，所述第二PMOS的漏极与所述第一NMOS的漏极的连接点是所述第一可调缓冲器的输出端；所述第一可调缓冲器用于阻止输出反相器的输入端信号的变化，进而增加缓冲延迟；输出反相器，所述输出反相器的输出端与所述第一可调缓冲器的输入端耦合，所述输出反相器的输入端分别与所述第一CMOS反相器输出端、所述第一可调缓冲器的输出端耦合。