[发明专利]一种DDR内存的读数据信号处理电路及读数据处理方法在审
| 申请号： | 201810867814.3 | 申请日： | 2018-08-02 |
| 公开（公告）号： | CN108922571A | 公开（公告）日： | 2018-11-30 |
| 发明（设计）人： | 杨秋平 | 申请（专利权）人： | 珠海市一微半导体有限公司 |
| 主分类号： | G11C11/409 | 分类号： | G11C11/409 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 519000 广东省珠海*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明一种DDR内存的读数据信号处理电路和读数据处理方法，该读数据信号处理电路包括采样接收模块和脉宽测试模块；当数字控制信号TD[n‑1:0]对应的编码数值对应于数据脉冲选择信号DQS的周期，采样接收模块与脉宽测试模块连接，根据数字控制信号TD[n‑1:0]对数据脉冲选择信号DQS额外延迟数据脉冲选择信号DQS的周期的四分之一，使得数据脉冲选择信号DQS采样数据信号DQ时可获得最大的时间采样窗口。相对现有技术，本发明技术方案由数字编码控制处理，可实现即时工作。 | ||
| 搜索关键词： | 信号处理电路 数据脉冲 选择信号 读数据 数字控制信号 测试模块 接收模块 数据处理 采样 脉宽 采样数据信号 脉冲选择信号 数字编码控制 时间采样 延迟数据 | ||
【主权项】：
1.一种DDR内存的读数据信号处理电路，其特征在于，包括用于接收SOC芯片外部的DDR内存的数据脉冲选择信号和数据信号的采样接收模块和用于产生可控制时延大小的数字编码信号脉宽测试模块；其中，脉宽测试模块，用于根据SOC芯片内提供的时钟信号输出一个高电平脉冲信号，同时控制所述数字控制信号去调节所述高电平脉冲信号的时延大小，使其同步采样未经过延时处理的所述高电平脉冲信号，此时所述数字控制信号的编码数值对应于所述时钟信号的周期，所述时钟信号的周期等于所述高电平脉冲信号的脉冲宽度，其中，所述时钟信号频率等于所述数据脉冲选择信号的频率；采样接收模块与脉宽测试模块连接，用于当所述数字控制信号对应的编码数值对应于所述数据脉冲选择信号的周期时，根据所述数字控制信号对SOC芯片外部的DDR内存的数据脉冲选择信号进行延时四分之一个周期处理，使得所述数据脉冲选择信号利用最大的时间采样窗口采样所述数据信号。
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