[发明专利]一种可用于负电压输出的使能电路

摘要

一种可用于负电压输出的使能电路，属于电力电子技术领域。包括使能信号处理模块、外部使能与选通模块和逻辑模块，外部使能与选通模块在内部偏置电流出现较大偏差的情况下，将外部偏置电流代替内部偏置电流从而给出全局偏置电流，并给出强制使能信号；使能信号处理模块将使能信号与使能信号参考地之间的电压差信息转换为电流信息，再与全局偏置电流比较得到是否使能的信息，该模块还具有迟滞功能，可提升对使能信号的抗扰能力；最后通过逻辑模块处理使能信号处理模块和外部使能与选通模块的输出信号，产生可以用于负电压输出的全局使能信号。本发明能够适用于使能信号的宽电压范围，可实现负电压输出，同时可以实现外部强制使能。

主权项

1.一种可用于负电压输出的使能电路，其特征在于，包括使能信号处理模块、外部使能与选通模块和逻辑模块，所述外部使能与选通模块包括第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第一电阻(R1)和第四反相器(INV4)，第六NMOS管(NM6)的栅漏互连并连接第七NMOS管(NM7)和第八NMOS管(NM8)的栅极以及外部偏置电流(Ibias_backup)，其源极连接第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)和第十四NMOS管(NM14)的源极并接地(GND)；第一电阻(R1)的一端连接低电源电压(VDDA)，其另一端连接第七NMOS管(NM7)的漏极、第十四NMOS管(NM14)的栅极和第四反相器(INV4)的输入端；第四反相器(INV4)的输出端连接第十三NMOS管(NM13)的栅极并作为所述外部使能与选通模块的输出端，其电源端连接低电源电压(VDDA)，其地端接地(GND)；第五PMOS管(PM5)的栅漏短接并连接第六PMOS管(PM6)的栅极和第八NMOS管(NM8)的漏极，其源极连接第四PMOS管(PM4)、第六PMOS管(PM6)和第七PMOS管(PM7)的源极并连接低电源电压(VDDA)；第九NMOS管(NM9)的栅漏短接并连接第十NMOS管(NM10)的栅极、第六PMOS管(PM6)和第十三NMOS管(NM13)的漏极；第十一NMOS管(NM11)的栅漏短接并连接第十二NMOS管(NM12)的栅极和第十四NMOS管(NM14)的漏极；第四PMOS管(PM4)的栅极连接第七PMOS管(PM7)的栅极和漏极以及第十二NMOS管(NM12)和第十NMOS管(NM10)的漏极，其漏极输出全局偏置电流(IREF_chip)；第十二NMOS管(NM12)的栅极连接第十四NMOS管(NM14)的漏极、第十一NMOS管(NM11)的栅极和漏极并连接内部偏置电流(IREF)；所述使能信号处理模块包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第一反相器(INV1)、第二反相器(INV2)和第三反相器(INV3)，其中第一PMOS管(PM1)、第三PMOS管(PM3)、第一NMOS管(NM1)和第二NMOS管(NM2)为耐压管，第一PMOS管(PM1)的源极连接使能信号(EN)，其栅极连接使能信号参考地(EN_GND)，其漏极连接第一NMOS管(NM1)的漏极；第三NMOS管(NM3)的栅极连接第五NMOS管(NM5)的栅极和所述全局偏置电流(IREF_chip)，其漏极连接第一NMOS管(NM1)的源极、第四NMOS管(NM4)的漏极和第一反相器(INV1)的输入端；第四NMOS管(NM4)的栅极连接第一反相器(INV1)的输出端和第二反相器(INV2)的输入端，其源极连接第五NMOS管(NM5)的漏极；第三PMOS管(PM3)的栅极连接镜像偏置电流(IREF_P)，其源极连接第二NMOS管(NM2)的漏极并连接输入电压(VIN)，其漏极连接第二PMOS管(PM2)的源极、第一NMOS管(NM1)和第二NMOS管(NM2)的栅极；第二PMOS管(MP2)的栅极连接低电源电压(VDDA)；所述镜像偏置电流(IREF_P)由所述全局偏置电流(IREF_chip)经过电流镜镜像得到；第一反相器(INV1)的电源端连接第二NMOS管(NM2)的源极，第二反相器(INV2)和第三反相器(INV3)的电源端连接低电源电压(VDDA)，第三反相器(INV3)的输入端连接第二反相器(INV2)的输出端，其输出端作为所述使能信号处理模块的输出端；第三NMOS管(NM3)和第五NMOS管(NM5)的源极、第二PMOS管(PM2)的漏极以及第一反相器(INV1)、第二反相器(INV2)和第三反相器(INV3)的地端接地(GND)；所述逻辑模块根据所述使能信号处理模块和外部使能与选通模块的输出信号产生全局使能信号(EN_chip)。