[发明专利]一种基于FPGA的数字延迟方法及装置有效
| 申请号： | 201810193493.3 | 申请日： | 2018-03-09 |
| 公开（公告）号： | CN108414988B | 公开（公告）日： | 2020-06-05 |
| 发明（设计）人： | 栗晶晶 | 申请（专利权）人： | 北京润科通用技术有限公司 |
| 主分类号： | G01S7/28 | 分类号： | G01S7/28 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 刘新雷;王宝筠 |
| 地址： | 100192 北京*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开一种基于FPGA的数字延迟方法及装置，方法包括存储相控阵雷达中频信号中每个脉冲的有效数据；并针对每个脉冲，在脉冲的接收时长达到该脉冲对应的最大延时值时，输出该脉冲的有效数据。由于只存储了雷达中频信号中的有效数据，从而减小了存储空间，并且可以针对各个脉冲实现最大延时值的灵活配置，适应了每个脉冲的延时变化。 | ||
| 搜索关键词： | 一种 基于 fpga 数字 延迟 方法 装置 | ||
【主权项】：
1.一种基于FPGA的数字延迟方法，其特征在于，包括：接收下变频输出的相控阵雷达中频信号；按照接收时间顺序依次存储所述相控阵雷达中频信号中每个脉冲的有效数据；获取每个所述脉冲对应的最大延时值；计算每个所述脉冲的接收时长，所述脉冲的接收时长为开始接收到所述脉冲的有效数据至目前为止的时间；针对每个所述脉冲，判断所述脉冲的接收时长是否达到所述脉冲对应的最大延时值，若是，则输出所述脉冲的有效数据，每个所述脉冲的接收时长达到所述脉冲对应的最大延时值的顺序与每个所述脉冲的接收时间顺序一致。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于北京润科通用技术有限公司，未经北京润科通用技术有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810193493.3/，转载请声明来源钻瓜专利网。
