[发明专利]一种基于集成电路测试仪通道同步误差的高精度测量系统

摘要

本发明涉及一种用于集成电路测试仪的通道同步误差的高精度测量系统，其粗时钟产生系统在FPGA内部通过第一个PLL锁出m路200M时钟(m<8)，FPGA生成统一的m路粗采样时钟，m路粗采样时钟同时去采样n路响应信号。参考信号变为高电平后，通道间同步误差粗测系统开始工作，采样后每路响应信号都由m路粗采样时钟同时采样。停止测量，将每路对应的a记录下来。通道间同步误差细测系统串行工作，参考信号变为高电平后，先用m路细调时钟测量第一路通道和参考通道的同步误差，同时采样因为响应信号就一个上升沿；总有前面的b路采样为低电平(b<＝m)，后面的m‑b采样结果为高电平。停止测量，将第一路对应的b记录下来。

主权项

1.一种用于集成电路测试仪的通道同步误差的高精度测量系统，其特征在于，包括粗时钟产生系统、细调时钟重构系统，通道间同步误差粗测系统，通道间同步误差细测系统；将各个通道的DUT管脚设置为输入状态，通道板共用一个激励源；开始测量后，首先粗时钟产生系统在FPGA内部通过第一个PLL锁出m路200M时钟，其中m＜8；激励源发出激励信号，这个信号是个上升沿阶跃信号；各DUT管脚接收到这个信号，再由内部的比较电路比较，将比较结果发给FPGA，比较结果也为上升沿阶跃信号，并定义为响应信号；激励源直接输入到FPGA做为参考通道，别的通道都和参考通道做比较；FPGA生成统一的m路粗采样时钟Clk_c1～Clk_cm，其中Clk_c为Clk_coarse缩写，定义为粗采样时钟；m路粗采样时钟同时依次去采样被测通道的每路响应信号；参考信号变为高电平后，通道间同步误差粗测系统开始工作；开始采样后每路响应信号都由m路粗采样时钟同时采样；由于响应信号就一个上升沿，m路粗采样时钟同时采样的结果就三种，一种是全低电平，一种是全高电平，还有一种就是部分为低电平，剩余部分为高电平；总有前面的a路采样为低电平，其中a＜＝m，后面的m‑a采样结果为高电平；停止测量，将每路对应的a记录下来；为了更进一步的进行误差测量，还需要通道间同步误差细测系统，受限于FPGA内部PLL的个数的影响，通道间同步误差细测系统串行工作；细调时钟重构系统动态的选择输入前面m路中的第a路粗调时钟，再由第二PLL生成m路细调时钟；通道间同步误差细测系统开始测量，重新发送激励信号，参考信号变为高电平后，先用m路细调时钟测量第一路通道和参考通道的同步误差，开始采样后第一路响应信号由m路细调时钟Clk_f1～Clk_fm，其中，Clk_f为Clk_fine缩写，定义为细调时钟；同时采样，因为响应信号就一个上升沿，m路粗采样时钟同时采样的结果就三种，一种是全低电平，一种是全高电平，还有一种就是部分为低电平，剩余部分为高电平；总有前面的b路采样为低电平，其中，b＜＝m；后面的m‑b采样结果为高电平；停止测量，将第一路对应的b记录下来，最后此路的误差为a*5/m+b*5/m²纳秒；依次再进行后面第二通道的细调时钟重构系统，进行第二路的误差细测，得到结果；依次进行，测完所有通道，得到最终结果。