[发明专利]用于自适应时钟设计的系统和方法有效
| 申请号： | 201780020943.2 | 申请日： | 2017-04-12 |
| 公开（公告）号： | CN108885475B | 公开（公告）日： | 2021-12-03 |
| 发明（设计）人： | P·贾殷;V·邦萨尔;M·梅赫罗特拉;K·A·柏曼 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F1/08 | 分类号： | G06F1/08;G06F1/30 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开是针对减轻电压下降。一方面包含：通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器，所述第一时钟信号由时钟模块的时钟延迟组件产生；通过所述时钟模块，接收来自锁相回路PLL的第二时钟信号，其中所述PLL将第三时钟信号输出到耦合到PLL和多路复用器的处理器；通过所述多路复用器，基于检测到电力供应器上的电压的下降，选择第一时钟信号来输出到所述处理器；通过多路复用器，基于检测到电力供应器上的电压的下降已过去，选择第三时钟信号来输出到所述处理器，其中时钟模块和处理器耦合到电力供应器。 | ||
| 搜索关键词： | 用于 自适应 时钟 设计 系统 方法 | ||
【主权项】：
1.一种用于减轻电压下降的设备，其包括：处理器，其耦合到第一电力供应器；多路复用器，其耦合到所述处理器；时钟模块，其耦合到所述多路复用器和所述第一电力供应器，其中所述时钟模块包含时钟延迟组件；以及锁相回路PLL，其耦合到所述多路复用器，其中所述时钟模块将第一时钟信号输出到所述多路复用器，并接收来自所述PLL的第二时钟信号，所述第一时钟信号由所述时钟延迟组件产生，其中所述多路复用器经配置以选择来自所述时钟模块的所述第一时钟信号或来自所述PLL的第三时钟信号来输出到所述处理器，且其中，基于检测到所述第一电力供应器上的电压的第一下降，所述多路复用器选择来自所述时钟模块的所述第一时钟信号来输出到所述处理器。
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