[实用新型]带预加法器架构的TD‑FPGA

摘要

本实用新型公开了一种带预加法器架构的TD‑FPGA，包括预加法器、乘法器、乘法寄存器、第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器；第一触发器和第二触发器的信号输出端均与预加法器的信号输入端连接，预加法器与第五触发器的信号输入端连接；第三触发器的信号输出端和第四触发器的信号输出端均与第六触发器的信号输入端连接；第五触发器的信号输出端和第六触发器的信号输出端均与乘法器的信号输入端连接，乘法器的信号输出端与乘法寄存器的信号输入端连接，乘法寄存器的信号输出端作为整个FPGA的信号输出端。采用含预加法器架构的FPGA，可降低芯片功耗并减少逻辑门占用，在做滤波器设计时，能够提高运算效率达到50％。

主权项

一种带预加法器架构的TD‑FPGA，其特征在于：包括预加法器、乘法器、乘法寄存器和六个触发器，所述六个触发器分别为第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器；所述第一触发器、所述第二触发器、所述第三触发器和所述第四触发器的信号输入端作为整个TD‑FPGA的四个信号输入端；所述第一触发器信号输出端和所述第二触发器的信号输出端均与所述预加法器的信号输入端连接，所述预加法器的信号输出端与所述第五触发器的信号输入端连接；所述第三触发器的信号输出端和所述第四触发器的信号输出端均与所述第六触发器的信号输入端连接；所述第五触发器的信号输出端和所述第六触发器的信号输出端均与所述乘法器的信号输入端连接，所述乘法器的信号输出端与所述乘法寄存器的信号输入端连接，所述乘法寄存器的信号输出端作为整个TD‑FPGA的信号输出端。