[发明专利]一种低功耗SAR ADC控制逻辑电路

摘要

本发明公开了一种低功耗SAR ADC控制逻辑电路，该控制逻辑电路包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；相比于传统电路结构，本发明中的数据寄存器模块(20)的逻辑单元仅需1个动态比较器即可同时储存SAR ADC模拟电路中的比较器双端输出，从而简化了SAR ADC的控制逻辑电路结构，能够有效降低控制逻辑电路部分的功耗，同时，由于本发明电路结构采用了较少的晶体管，从而有利于减小芯片面积。此外，由于动态比较器增加正反馈回路，数据传输延时较低，较传统电路，本发明电路的数据传输速度更快。

主权项

一种低功耗SAR ADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SAR ADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；第n个改进D触发器的输出端与第n‑1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1‑N；每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连。