[发明专利]一种基于FC的高效数据交换方法

摘要

本发明公开了一种基于FC的高效数据交换方法，包括：利用FPGA设计FC协议中FC‑0层的高速串行数据到低速并行数据的转换模块，该模块能够将高速串行数字信号转换成相对低速的并行数据，同时通过设计的状态机完成参考时钟的去抖、锁定和恢复；利用FPGA设计FC协议中FC‑1层的8b/10b编解码、传输字边界对齐以及传输字合法性检测、原语检测、接收器状态机、FC端口状态机和发送器状态机的控制，以保证FC端口状态的跳转；利用FPGA设计FC协议中FC‑2层的帧协议解析模块，该模块能够完成帧协议的解析、注册和注销、缓冲区到缓冲区的流量控制，以保证帧传输的合法性。

主权项

1.一种基于FC的高效数据交换方法，其特征在于，包括以下步骤：步骤一：设计FC协议中FC‑0层的高速串行数据到低速并行数据的转换模块，该模块能够将高速串行数字信号转换成相对低速的并行数据，同时通过设计的状态机完成参考时钟的去抖、锁定和恢复，具体实现如下：①设计模块工作在8.5Gbps的速率下，选择QPLL的锁相环，使FC‑0串并转换模块各通道共用同一参考时钟；②利用FPGA设计参考时钟的去抖状态机，并将去抖后的时钟输出作为FC‑0串并转换模块的参考时钟，去抖状态机通过IIC协议对去抖芯片进行控制，根据①中设计的在8.5Gbps工作速率，此处设计的去抖后的参考时钟为212.5MHZ，同时设计K28.5作为控制字节，时钟校正序列为＂10111100＂；步骤二：设计FC协议中FC‑1层的8b/10b编解码、传输字边界对齐以及传输字合法性检测、原语检测、接收器状态机、FC端口状态机和发送器状态机的控制，以保证FC端口状态的跳转，具体实现如下：①设置FC‑1层的编解码为8B/10B的编解码方式、40bit的内部位宽32bit的外部位宽、212.5MHZ的参考时钟、K28.5作为逗号，并在程序中检验逗号是否处于40bit的低8bit；②利用VHDL语言设计多个同步并行的子程序模块完成传输字合法性检测、原语检测、接收器状态机、FC端口状态机和发送器状态机，状态机主要分为接收器状态机、发送器状态机、端口状态机，数据通过FC‑0串并转换模块完成串并转换和编解码后以32bit一个字传送至接收器状态机，接收器工作时钟为212.5MHZ，FC端口状态机完成链路的激活并通过一系列握手机制完成状态转换，当设备上电或进入复位状态后，FC端口会通过一系列握手机制由非初始化状态进入激活态，从而开始正常的数据通信，当发送数据时，数据以32bit一个字传送至发送器状态机，发送器工作时钟为233.33MHZ；步骤三：设计FC协议中FC‑2层的帧协议解析模块，该模块能够完成帧协议的解析、注册和注销、缓冲区到缓冲区的流量控制，以保证帧传输的合法性，具体实现如下：①FC端口在FC‑1层完成链路激活之后，数据上传至FC‑2层，FC‑2层首先对帧进行解析，帧包括SOF定界符、帧头、净荷、循环冗余校验字段CRC、EOF定界符，进程注册(PRLI)状态机能够将通信双方的端口通过映射关联组成映射对；进程注销(PRLO)状态机用来解除这种映射关系，采用隐式注销，通过连续发送三个或以上NOS或OLS信号注销；②FC通信端口双方事先商定一个信用值，用来对双方的通信进行同步，当发送方发送一帧数据后，计数值加1，收到对方的有效回复后计数值减1，当计数值等于信用值时，发送方暂停发送，然后发送状态机持续监测计数值，当其小于信用值时再次启动数据发送。