[发明专利]一种用于光纤传输的编码电路设计方法

摘要

本发明公开了一种用于光纤传输的编码电路设计方法，包括有编码过程和解码过程，采集FPGA内部设计有采集数据的编码过程和控制命令的解码过程，控制FPCA内部设置有采集数据的解码过程和控制命令的编码过程。本发明采用同步头+完全平衡码方式，自定义同步头和传输协议，通过设计编码器、解码器、并串转换、串并转换等电路，只需要外接光纤收发器，即可实现高压采集数据和低压控制命令的双向传输，硬件电路设计简单，可以完全代替专用芯片，满足高压隔离传输要求，并且实现高压端采集数据的实时上传和低压端控制命令的下传过程。

主权项

1.一种用于光纤传输的编码电路设计方法，其特征在于：所述的光纤传输即采用光纤将与采集FPGA连接的光纤收发器和与控制FPCA连接的光纤收发器进行连接从而传输信号，所述的采集FPGA内部设置有依次连接的采集数据输入端口、采集数据编码器和采集数据并串转换电路，实现采集数据的编码过程，所述的控制FPCA内部设置有依次连接的采集数据串并转换电路、采集数据解码器和采集数据输出端口，实现采集数据的解码过程；/n所述的用于光纤传输的编码电路设计方法即为采集FPGA内部采集数据的编码方法和控制FPCA内部采集数据的解码方法；/n所述的采集FPGA内部采集数据的编码方法，具体包括有以下步骤：/n（1）、首先将数据采集端口输送来的数据发送至采集数据编码器的组合分解电路，组合分解电路将18位数据分解成三组六位数据，形成60 Mbps数据速率的数据流，该数据流用作地址，然后根据地址访问映射查找表得到平衡编码数据，映射查找表为完全平衡码，采用10位编码方式，平衡编码数据同步输出后和同步头组合形成数据速率为80Mbps,位宽为10位的上传数据总线；/n（2）、数据速率达到80Mbps的上传数据总线进行10级降速缓存，10级降速缓存的数据发送给采集数据并串转换电路转换成串行数据并从同步输出端口输出，最后转差分模块，输出LVDS电平到光纤收发器即可；/n所述的控制FPGA内部采集数据的解码方法，具体包括有以下步骤：/n（3）、控制FPCA内部的采集数据串并转换电路对接收到的数据进行串并转换，串并转换后的并行数据发送给采集数据解码器进行10级降速缓存，将数据速率降速到80Mbps，总线宽度10位，保证总数据带宽不变；/n（4）、10级降速缓存后的数据进行并串转换，生成可供检测的串行数据流，然后对串行数据流进行同步头识别检测，同步头识别检测采用逐次移位法进行，由于同步头采用固定非平衡码进行编码传输，需要和预先设置好编码进行比较，识别出同步头，从而识别出有效数据；/n（5）、同步头识别后，对传输数据进行移位缓存，重新组合，生成数据传输编码；/n（6）、提取数据传输编码中的完全平衡编码作为映射查找表的地址，访问映射查找表寻址映射数据，从而提取生成三组六位数据，三组六位数据组合成18位数据，18位数据发送给采集数据输出端口输出给上位微控制器。/n