[发明专利]一种并行处理器阵列结构在审
| 申请号： | 201710677610.9 | 申请日： | 2017-08-09 |
| 公开（公告）号： | CN107301034A | 公开（公告）日： | 2017-10-27 |
| 发明（设计）人： | 葛松芬 | 申请（专利权）人： | 葛松芬 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 215000 江苏省苏州*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种并行处理器阵列结构，包括芯片和处理器，所述芯片上设置多个处理器，组成一级处理器组，多个一级处理器组组成二级处理器组，多个二级处理器组组成三级处理器组，以此类推，即所述并行处理器阵列包括多级，每级由小到大程包含关系，每个级包括多个小一级的处理器组，其中，每级处理器组中的每个处理器或处理器组通过译码器或仲裁器连接加速器和总线连接器。本发明即便是在处理器数量较多时，仍然能够使用较少芯片资源来完成处理器之间的通信。同时能保证对邻近资源的访问延迟低；这种组织方式允许使用简单的处理器互联技术来连接组内外各个处理器。既解决了处理器间互联的问题，节省了芯片资源，也降低了访问延迟。 | ||
| 搜索关键词： | 一种 并行 处理器 阵列 结构 | ||
【主权项】：
一种并行处理器阵列结构，其特征在于，包括芯片和处理器，所述芯片上设置多个处理器，组成一级处理器组，多个一级处理器组组成二级处理器组，多个二级处理器组组成三级处理器组，以此类推，即所述并行处理器阵列包括多级，每级由小到大程包含关系，每个级包括多个小一级的处理器组，其中，每级处理器组中的每个处理器或处理器组通过译码器或仲裁器连接加速器和总线连接器。
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