[发明专利]一种抗单粒子翻转的D触发器

摘要

本发明适用于D触发器技术领域，提供了一种抗单粒子翻转的D触发器。该D触发器包括：时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，主锁存器和从锁存器均为双模冗余加固的锁存器。相较于现有技术，本发明通过在主锁存器和从锁存器前增加缓冲电路，提高了D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C²MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了D触发器的抗单粒子翻转能力。

主权项

1.一种抗单粒子翻转的D触发器，其特征在于，所述D触发器包括：时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；所述D触发器有两个输入端和两个输出端，两个所述输入端分别为时钟信号输入端CLK和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接；所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接；所述时钟信号输入电路有一个输入端和一个输出端，一个所述输入端为所述时钟信号输入端CLK，一个所述输出端为CLK1；所述时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成；所述第一PMOS管、所述第二PMOS管的衬底接电源VDD，所述第一NMOS管、所述第二NMOS管的衬底接地；所述第一PMOS管的栅极Pg1连接所述时钟信号输入端CLK，源极Ps1接电源VDD，漏极Pd1连接所述第二PMOS管的源极Ps2；所述第二PMOS管的栅极Pg2连接所述时钟信号输入端CLK，漏极Pd2连接CLK1；所述第一NMOS管的栅极Ng1连接所述时钟信号输入端CLK，源极Ns1连接所述第二NMOS管的漏极Nd2，漏极Nd1连接CLK1；所述第二NMOS管的栅极Ng2连接所述时钟信号输入端CLK，源极Ns2接地；所述主锁存器缓冲电路有一个输入端和两个输出端，一个所述输入端为所述数据信号输入端D，两个所述输出端分别为D1和D2；所述主锁存器缓冲电路由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管组成；所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管的衬底接电源VDD，所述第三NMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管的衬底接地；所述第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源VDD，漏极Pd3分别连接第四PMOS管的栅极Pg4、第三NMOS管的漏极Nd3、第四NMOS管的栅极Ng4；所述第三NMOS管的栅极Ng3连接所述数据信号输入端D，源极Ns3接地；所述第四PMOS管的源极Ps4接电源VDD，漏极Pd4分别连接第五PMOS管的栅极Pg5、第四NMOS管的漏极Nd4、第五NMOS管的栅极Ng5；所述第四NMOS管源极Ns4接地；所述第五PMOS管的源极Ps5接电源VDD，漏极Pd5分别连接第六PMOS管的栅极Pg6、第五NMOS管的漏极Nd5、第六NMOS管的栅极Ng6；所述第五NMOS管源极Ns5接地；所述第六PMOS管的源极Ps6接电源VDD，漏极Pd6分别连接第六NMOS管的漏极Nd6及D1；所述第六NMOS管的源极Ns6接地；所述第七PMOS管的栅极Pg7连接所述数据信号输入端D，源极Ps7接电源VDD，漏极Pd7分别连接所述第八PMOS管的栅极Pg8、所述第七NMOS管的漏极Nd7、所述第十NMOS管的栅极Ng10；所述第七NMOS管的栅极Ng7分别连接所述第八PMOS管的漏极Pd8、所述第九PMOS管的栅极Pg9、所述第八NMOS管的漏极Nd8，源极Ns7接地；所述第八PMOS管的源极Ps8接电源VDD；所述第八NMOS管的栅极Ng8分别连接所述第九PMOS管的漏极Pd9、所述第十PMOS管的栅极Pg10、所述第九NMOS管的漏极Nd9，源极Ns8接地；所述第九PMOS管的源极Ps9接电源VDD；所述第九NMOS管的栅极Ng9分别连接所述第十PMOS管的漏极Pd10、所述第十NMOS管的漏极Nd10、数据信号输入端D及D2，源极Ns9接地；所述第十PMOS管的源极Ps10接电源VDD；所述第十NMOS管的源极Ns10接地；所述主锁存器有十个输入端和一个输出端，其中，四个所述输入端分别与所述时钟信号输入端CLK连接，四个所述输入端分别与CLK1连接，一个所述输入端与D1连接，一个所述输入端与D2连接；一个所述输出端为D3；所述主锁存器由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管组成；所述第十一PMOS管、所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管、所述第十八PMOS管、所述第十九PMOS管、所述第二十PMOS管、所述第二十一PMOS管的衬底接电源VDD，所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管、所述第十八NMOS管、所述第十九NMOS管、所述第二十NMOS管、所述第二十一NMOS管的衬底接地；所述第十一NMOS管的栅极Ng11连接CLK，源极Ns11分别连接第十一PMOS管的源极Ps11及D1，漏极Nd11分别连接所述第十一PMOS管的漏极Pd11、所述第十四NMOS管的源极Ns14、所述第十四PMOS管的源极Ps14、所述第十五NMOS管的栅极Ng15、所述第十六PMOS管的栅极Pg16、所述第十七NMOS管的栅极Ng17、所述第十八PMOS管的栅极Pg18；所述第十一PMOS管的栅极Pg11连接CLK1；所述第十二NMOS管的栅极Ng12连接CLK，源极Ns12分别连接第十二PMOS管的源极Ps12及D2，漏极Nd12分别连接所述第十二PMOS管的漏极Pd12、所述第十三NMOS管的源极Ns13、所述第十三PMOS管的源极Ps13、所述第十五PMOS管的栅极Pg15、所述第十六NMOS管的栅极Ng16、所述第十七PMOS管的栅极Pg17、所述第十八NMOS管的栅极Ng18；所述第十二PMOS管的栅极Pg12连接CLK1；所述第十三NMOS管的栅极Ng13连接CLK1，漏极Nd13分别连接所述第十三PMOS管的漏极Pd13、所述第十九PMOS管的漏极Pd19、所述第十九NMOS管的漏极Nd19；所述第十三PMOS管的栅极Pg13连接CLK；所述第十四NMOS管的栅极Ng14连接CLK1，漏极Nd14分别连接所述第十四PMOS管的漏极Pd16、所述第二十PMOS管的漏极Pd20、所述第二十NMOS管的漏极Nd20；所述第十四PMOS管的栅极Pg14连接CLK；所述第十五PMOS管的源极Ps15接电源VDD，漏极Pd15连接所述第十六PMOS管的源极Ps16；所述第十六PMOS管的漏极Pd16分别连接所述第十五NMOS管的漏极Nd15、所述第十九NMOS管的栅极Ng19、所述第二十PMOS管的栅极Pg20、所述第二十一PMOS管的栅极Pg21、所述第二十一NMOS管的栅极Ng21；所述第十五NMOS管的源极Ns15连接所述第十六NMOS管的漏极Nd16；所述第十六NMOS管的源极Ns16接地；所述第十七PMOS管的源极Ps17接电源VDD，漏极Pd17连接所述第十八PMOS管的源极Ps18；所述第十八PMOS管的漏极Pd18分别连接所述第十七NMOS管的漏极Nd17、所述第十九PMOS管的栅极Pg19、所述第二十NMOS管的栅极Ng20；所述第十七NMOS管的源极Ns17连接所述第十八NMOS管的漏极Nd18；所述第十八NMOS管的源极Ns18接地；所述第十九PMOS管的源极Ps19接电源VDD；所述第十九NMOS管的源极Ns19接地；所述第二十PMOS管的源极Ps20接电源VDD；所述第二十NMOS管的源极Ns20接地；所述第二十一PMOS管的源极Ps21接电源VDD，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及D3；所述第二十一NMOS管的源极Ns21接地；所述从锁存器缓冲电路有一个输入端和两个输出端，一个所述输入端连接D3，两个所述输出端分别为D4和D5；所述从锁存器缓冲电路由第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管组成；所述第二十二PMOS管、所述第二十三PMOS管、所述第二十四PMOS管、所述第二十五PMOS管、所述第二十六PMOS管、所述第二十七PMOS管、所述第二十八PMOS管、所述第二十九PMOS管的衬底接电源VDD，所述第二十二NMOS管、所述第二十三NMOS管、所述第二十四NMOS管、所述第二十五NMOS、所述第二十六NMOS管、所述第二十七NMOS管、所述第二十八NMOS管、所述第二十九NMOS的衬底接地；所述第二十二PMOS管的栅极Pg22连接D3，源极Ps22接电源VDD，漏极Pd22分别连接第二十三PMOS管的栅极Pg23、第二十二NMOS管的漏极Nd22、第二十三NMOS管的栅极Ng23；所述第二十二NMOS管的栅极Ng22连接D3，源极Ns22接地；所述第二十三PMOS管的源极Ps23接电源VDD，漏极Pd23分别连接所述第二十四PMOS管的栅极Pg24、第二十三NMOS管的漏极Nd23、第二十四NMOS管的栅极Ng24；所述第二十三NMOS管源极Ns23接地；所述第二十四PMOS管的源极Ps24接电源VDD，漏极Pd24分别连接第二十五PMOS管的栅极Pg25、第二十四NMOS管的漏极Nd24、第二十五NMOS管的栅极Ng25；所述第二十四NMOS管源极Ns24接地；所述第二十五PMOS管的源极Ps25接电源VDD，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及D4；所述第二十五NMOS管的源极Ns25接地；所述第二十六PMOS管的栅极Pg26连接D3，源极Ps26接电源VDD，漏极Pd26分别连接所述第二十七PMOS管的栅极Pg27、所述第二十六NMOS管的漏极Nd6、所述第二十九NMOS管的栅极Ng29；所述第二十六NMOS管的栅极Ng26分别连接所述第二十七PMOS管的漏极Pd27、所述第二十八PMOS管的栅极Pg28、所述第二十七NMOS管的漏极Nd27，源极Ns26接地；所述第二十七PMOS管的源极Ps27接电源VDD；所述第二十七NMOS管的栅极Ng27分别连接所述第二十八PMOS管的漏极Pd28、所述第二十九PMOS管的栅极Pg29、所述第二十八NMOS管的漏极Nd28，源极Ns27接地；所述第二十八PMOS管的源极Ps28接电源VDD；所述第二十八NMOS管的栅极Ng28分别连接所述第二十九PMOS管的漏极Pd29、所述第二十九NMOS管的漏极Nd29、D3及D5，源极Ns28接地；所述第二十九PMOS管的源极Ps29接电源VDD；所述第二十九NMOS管的源极Ns29接地；所述从锁存器有十个输入端和两个输出端，其中，四个所述输入端分别与所述时钟信号输入端CLK连接，四个所述输入端分别与CLK1连接，一个所述输入端与D4连接，一个所述输入端与D5连接；两个所述输出端分别为所述第一输出端Q和所述第二输出端QN；所述从锁存器由第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管组成；所述第三十PMOS管、所述第三十一PMOS管、所述第三十二PMOS管、所述第三十三PMOS管、所述第三十四PMOS管、所述第三十五PMOS管、所述第三十六PMOS管、所述第三十七PMOS管、所述第三十八PMOS管、所述第三十九PMOS管、所述第四十PMOS管的衬底接电源VDD，所述第三十NMOS管、所述第三十一NMOS管、所述第三十二NMOS管、所述第三十三NMOS管、所述第三十四NMOS管、所述第三十五NMOS管、所述第三十六NMOS管、所述第三十七NMOS管、所述第三十八NMOS管、所述第三十九NMOS管、所述第四十NMOS管的衬底接地；所述第三十NMOS管的栅极Ng30连接CLK1，源极Ns30分别连接第三十PMOS管的源极Ps30及D4，漏极Nd30分别连接所述第三十PMOS管的漏极Pd30、所述第三十三NMOS管的源极Ns33、所述第三十三PMOS管的源极Ps33、所述第三十四NMOS管的栅极Ng34、所述第三十五PMOS管的栅极Pg35、所述第三十六NMOS管的栅极Ng36、所述第三十七PMOS管的栅极Pg37；所述第三十PMOS管的栅极Pg30连接CLK；所述第三十一NMOS管的栅极Ng31连接CLK1，源极Ns31分别连接第三十一PMOS管的源极Ps31及D5，漏极Nd31分别连接所述第三十一PMOS管的漏极Pd31、所述第三十二NMOS管的源极Ns32、所述第三十二PMOS管的源极Ps32、所述第三十四PMOS管的栅极Pg34、所述第三十五NMOS管的栅极Ng35、所述第三十六PMOS管的栅极Pg36、所述第三十七NMOS管的栅极Ng37；所述第三十一PMOS管的栅极Pg31连接CLK；所述第三十二NMOS管的栅极Ng32连接CLK，漏极Nd32分别连接所述第三十二PMOS管的漏极Pd32、所述第三十八PMOS管的漏极Pd38、所述第三十八NMOS管的漏极Nd38；所述第三十二PMOS管的栅极Pg32连接CLK1；所述第三十三NMOS管的栅极Ng33连接CLK，漏极Nd33分别连接所述第三十三PMOS管的漏极Pd33、所述第三十九PMOS管的漏极Pd39、所述第三十九NMOS管的漏极Nd39；所述第三十三PMOS管的栅极Pg33连接CLK1；所述第三十四PMOS管的源极Ps34接电源VDD，漏极Pd34连接所述第三十五PMOS管的源极Ps35；所述第三十五PMOS管的漏极Pd35分别连接所述第三十四NMOS管的漏极Nd34、所述第三十八NMOS管的栅极Ng38、所述第三十九PMOS管的栅极Pg39、所述第四十PMOS管的栅极Pg40、所述第四十NMOS管的栅极Ng40及所述第二输出端QN；所述第三十四NMOS管的源极Ns34连接所述第三十五NMOS管的漏极Nd35；所述第三十五NMOS管的源极Ns35接地；所述第三十六PMOS管的源极Ps36接电源VDD，漏极Pd36连接所述第三十七PMOS管的源极Ps37；所述第三十七PMOS管的漏极Pd37分别连接所述第三十六NMOS管的漏极Nd36、所述第三十八PMOS管的栅极Pg38、所述第三十九NMOS管的栅极Ng39；所述第三十六NMOS管的源极Ns36连接所述第三十七NMOS管的漏极Nd37；所述第三十七NMOS管的源极Ns37接地；所述第三十八PMOS管的源极Ps38接电源VDD；所述第三十八NMOS管的源极Ns38接地；所述第三十九PMOS管的源极Ps39接电源VDD；所述第三十九NMOS管的源极Ns39接地；所述第四十PMOS管的源极Ps40接电源VDD，漏极Pd40分别连接第四十NMOS管的漏极Nd40及所述第一输出端Q；所述第四十NMOS管的源极Ns40接地。