[发明专利]一种基于CPLD的SRAM工艺FPGA的加密方法

摘要

本发明提供了一种基于CPLD的SRAM工艺FPGA的加密方法，将随机序列生成器部分置于CPLD内部，充分利用CPLD的资源，将其专用于加密方案的设计，这样不但节省了FPGA内部逻辑资源的使用，而且还降低了设计人员的设计复杂度；另外，本发明的加密方案加入了合法用户的特征码，只要是持有设计者授权下的特征码的合法用户，均可以使用。同时，在CPLD和FPGA之间数据流的传输过程中，采取了随机交织与验证时间间隔随机化的方法，进一步提高了设计被破解的难度，特别适合于对成本比较敏感的场合的应用。

主权项

一种基于CPLD的SRAM工艺FPGA的加密方法，其特征在于包括下述步骤：1)将随机数生成器模块、发送预处理模块、减法器1、发送MAC模块、128位用户特征码、128位内置密钥以及SHA‑1加密模块配置进CPLD内部；将验证模块、与CPLD内部相同的128位内置密钥、128位用户特征码和SHA‑1加密模块配置进FPGA内部；FPGA的用户设计部分处于等待状态；2)随机数生成器由三个长为n的m序列SR1、SR2和SR3交互钟控组成，32≥n≥8，SR1的输出作为SR2和SR3的钟控序列，SR2和SR3的输出相与后作为SR1的钟控序列，彼此互相钟控产生输出；3)随机数生成器的输出在发送预处理模块中经过一个串并转换电路转变成长度为256位的分组序列，分组序列经过一个QPP交织器，交织长度为256，输出随机序列；4)发送预处理模块的输出分别发送到FPGA和CPLD的加密模块；256位长的随机序列、128位内置密钥以及128用户特征码串行排列组成512位的待加密序列，输入到SHA‑1加密模块后，CPLD和FPGA内部的SHA‑1加密模块各自产生一个MAC序列；减法器1由设定数字开始计数，在减法器1计零前CPLD内部SHA‑1加密模块产生的MAC序列发往FPGA的验证模块进行验证；5)FPGA的验证模块包括一个4位寄存器、一个4位的减法器2和一个比较器，4位寄存器的初始值为随机序列的前4位；减法器2计零时进行一次CPLD和FPGA内部的SHA‑1加密模块各自产生的MAC序列的比较，比较结果相等时FPGA的用户设计部分开始工作，否则FPGA的用户设计部分继续处于等待状态，同时减法器1的计数减1；判断减法器1的被减数是否为零，若不为零，则进入下一次验证，否则，停止验证工作，操作非法。