[发明专利]一种低复杂度的AES一体化加解密器实现方法

摘要

本发明提供了一种低复杂度的基于FPGA的AES一体化加解密器的设计架构与实现方式。通过优化设计加解密器中的行变换单元、列变换单元、盒变换单元与数据缓存单元，使得加密器的架构与解密器的架构高度复用，从而减少了资源消耗，降低了复杂度，提高了运算速度。

主权项

一种低复杂度的AES一体化加解密器，其特征在于：加解密器包括密钥生成模块、密钥异或模块、行变换模块、列变换模块、盒变换模块、数据缓存单元、第一数据选择单元、第二数据选择单元、第三数据选择单元、第四数据选择单元和控制单元，其中，密钥生成模块用于生成加密与解密时的密钥；密钥异或模块用于完成输入信息与密钥的异或；行变换模块用于对输入数据进行行位移与逆行位移运算；列变换模块用于对数据进行列混淆与逆列混淆运算；盒变换模块用于对数据进行S盒变换与逆S盒变换；数据缓存单元用于缓存行变换模块输出的数据；第一数据选择单元用于选择输入到密钥异或模块的数据来源；第二数据选择单元用于选择输入到盒变换模块的数据来源；第三数据选择单元用于选择输入到列变换模块的数据来源；第四数据选择单元用于选择输入到第一数据选择单元的数据来源；控制单元根据加解密器的工作模式与轮数，控制密钥生成模块、盒变换模块、行变换模块、数据缓存单元、列混淆单元以及四个数据选择单元，对加密或解密的流程进行控制。