[发明专利]一种高速读写RAM的接口电路及方法

摘要

本发明介绍一种高速读写RAM的接口电路及方法,涉及到芯片仿真调试领域。本发明实现一个从设备的并行读写接口，包括数据总线和控制信号，控制信号包括时钟信号、读写信号、命令使能信号，接口电路包括IO接口模块、寄存器控制模块、RAM接口模块3部分组成，支持三种操作：配置地址操作、连续读RAM操作、连续写RAM操作。芯片仿真器通常采用RAM来仿真芯片的FLASH、EEPROM、ROM、RAM等存储器，本发明设计一种高速读写RAM的接口电路，可以加快芯片程序调试速度，提升开发效率。

主权项

1.一种高速读写RAM的接口电路，其特征在于此电路实现一个从设备的并行接口，包括数据总线IO_DATA和控制信号，其中控制信号包括时钟信号I_CLK、读写信号I_R/W_n、命令使能信号I_CMD，所述的接口电路包括：IO接口模块、寄存器控制模块、RAM接口模块3部分；各组件功能说明如下：IO接口模块，在读写信号I_R/W_n控制下实现IO_DATA的输入和输出功能，产生输入数据i_data和输出数据o_data；寄存器控制模块，实现模式寄存器sfr_mode、高位地址寄存器sfr_addr_h、低位地址寄存器sfr_addr_l三个寄存器的写操作；模式寄存器用于记录当前的工作模式，高位地址寄存器存储访问RAM的高位地址，并产生RAM选择信号，实现对多块RAM的选择访问，低位地址寄存器存储访问RAM的低位地址，RAM的高位地址和RAM的低位地址一起组成访问RAM的地址信号ram_addr；RAM接口模块，包括：片选信号ram_ceb的选择逻辑、地址信号ram_addr的选择逻辑与信号ram_dout的选择逻辑和时序接口模块，RAM接口模块用于生成读写RAM的接口信号，并将读到的信号ram_dout通过IO接口模块输出到数据总线IO_DATA；上述时序接口模块输出ram_ceb信号；在连续读RAM操作时，上述多块RAM中的一块RAM输出端连接到信号ram_dout；各组件连接关系如下：I_R/W_n连接到IO接口模块，I_CLK、I_R/W_n、I_CMD连接到寄存器控制模块，I_CLK、I_R/W_n连接到RAM接口模块，IO接口模块输出的i_data连接到寄存器控制模块，IO接口模块输入的o_data连接到RAM接口模块；寄存器控制模块中的sfr_mode与RAM接口模块中的时序接口模块相连，通过I_CMD选择i_data产生的信号ram_data与RAM接口模块中的时序接口模块相连，寄存器控制模块中的sfr_addr_h、sfr_addr_l与RAM接口模块相连。