[发明专利]一种雷达信号处理器高速数模混合电路的验证方法

摘要

本发明涉及一种雷达信号处理器高速数模混合电路的验证方法，该方法在FPGA中增加ROM数字源、逻辑选通开关和二选一开关，ROM数字源存储一组雷达数字回波信号的数字源，逻辑选通开关和二选一开关根据不同工作模式指令，通过上位机控制进行相应逻辑选择，实现数模混合电路数据通路之间的切换，能在不改变当前FPGA程序的状态下，对高速数模混合电路进行定量分析验证，便于在雷达信号处理器系统联试过程中快速对数模混合电路数据链路的正确性进行验证。该方法实现简单，资源消耗少，测试方便快捷，便于问题的定位和解决，提高高速数模混合电路的验证效率，适用于雷达信号处理器高速数模混合电路数据链路正确性的验证。

主权项

1.一种雷达信号处理器高速数模混合电路的验证方法，其特征在于包括步骤如下：(1)在FPGA中增加ROM数字源、逻辑选通开关和二选一开关；将ROM数字源、逻辑选通开关、二选一开关设置在ADC芯片和DDR缓存模块之间；(2)验证ADC芯片、逻辑选通开关、ROM数字源、并串转换芯片、固态存储器组成的ADC模拟链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到ADC模拟链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至并串转换芯片进行并串变换，将变换后的高速串行数据送至固态存储器存储；(3)将固态存储器存储的数据进行数模转换，得到模拟信号，将该模拟信号与ADC芯片接收的雷达模拟回波信号对比，若相同则判定ADC模拟链路正常工作，若不相同则判定ADC模拟链路工作不正常；(4)验证由逻辑选通开关、ROM数字源、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片、固态存储器组成的硬件数字链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到数字链路验证工作指令后，控制逻辑选通开关选通数字源数据送至二选一开关，并控制二选一开关将数字源数据送至DDR缓存模块存储；(5)数据压缩模块读取DDR缓存中存储的数字源数据，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；(6)在仿真系统中建立数字链路的仿真模型，将仿真得到的固态存储器存储并输出的仿真结果与硬件数字链路中固态存储器存储并输出的结果进行比对，若相同则判定硬件数字链路正常工作，若不相同则判定硬件数字链路工作不正常；(7)验证由ADC芯片、逻辑选通开关、二选一开关、DDR缓存模块、数据压缩模块、并串转换芯片和固态存储器组成的硬件正常数模混合链路是否正常工作时，ADC芯片接收雷达模拟回波信号，进行模数转换得到雷达数字回波信号，将ADC芯片输出的雷达数字回波信号送至逻辑选通开关，ROM数字源存储一组雷达数字回波信号的数字源，将该数字源数据送至逻辑选通开关，上位机接收到正常数模混合链路验证工作指令后，控制逻辑选通开关选通ADC芯片输出的雷达数字回波信号送至二选一开关，并控制二选一开关将雷达数字回波信号送至DDR缓存模块存储；(8)数据压缩模块读取DDR缓存中存储的雷达数字回波信号，并对读取的数字数据进行压缩后形成并行压缩码流数据送至并串转换芯片，并串转换芯片对并行压缩码流数据进行并串变换，将变换后的高速串行数据送至固态存储器存储并输出；(9)在仿真系统中建立正常数模混合链路的仿真模型，将硬件正常数模混合链路中固态存储器储并输出的结果进行解压缩，与ADC芯片接收的雷达模拟回波信号进行对比，若相同则判定硬件正常数模混合链路正常工作，若不相同则判定硬件正常数模混合链路工作不正常。