[发明专利]基于PAC控制器的IEEE1588对时方法及装置

摘要

一种基于PAC控制器的IEEE1588对时方法及装置，包括以下步骤，时钟同步模块与IEEE1588时钟源同步，CPU模块读取时钟偏差值，CPU模块时钟校正，PAC控制器和IEEE1588时钟源通过网线进行连接，电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块通过底板总线进行连接，所述CPU模块用于与时钟同步模块进行通信并输出控制指令，所述时钟同步模块用于完成与IEEE1588时钟源的时钟同步，本发明的技术效果：结构简单，使用方便，充分利用PAC控制器中的高性能硬件，实现IEEE1588的精确对时，不需要额外增加硬件，节约硬件成本。

主权项

一种基于PAC控制器的IEEE1588对时方法，其特征在于：包括以下步骤，时钟同步模块与IEEE1588时钟源同步：IEEE1588时钟源周期性地向ACS200从时钟广播Sync同步报文，当时钟同步模块接收到CPU模块的时钟同步请求后，时钟同步模块对IEEE1588时钟源发送的报文进行处理，时钟同步模块截取IEEE1588时钟源的报文出口时间戳t₁，时钟同步模块截取时钟同步模块接收报文的入口时间戳t₂，报文从IEEE1588时钟源到时钟同步模块的网络传输延时为D，根据IEEE1588时钟同步原理可得，时钟同步模块与IEEE1588时钟源的时钟偏差为t_Δ＝t₂‑t₁‑D；CPU模块读取时钟偏差值：时钟同步模块与CPU模块是通过底板总线进行数据交换的，底板总线采用串行的通讯方式，即数据按一帧一帧传输的，数据传输存在一定的延时，当数据帧长度固定，底板总线传输速率固定时，数据传输延时t_Delay是一个定值，即CPU模块与IEEE1588时钟源的时钟偏差为T＝t_Δ+t_Delay；CPU模块时钟校正：CPU模块主要由ARM模块和FPGA模块组成，CPU模块读取的时钟偏差值首先T在FPGA模块中处理，将本地时钟做校正，实现时钟同步，此后，FPGA模块以该时钟为基准进行计时，FPGA程序是并行运行的，可以同时处理不同任务，因此时钟计时的任务不会受到其他任务的影响而产生不确定的时间延时，ACS200的FPGA模块主频为50MHz，即时钟周期为20ns，校正后的时钟以20ns的精度开始计时，当ARM模块需要获得时钟时可随时从FPGA模块中读取当前的时钟，进而实现高精度的时钟同步，完成基于PAC控制器的IEEE1588对时。