[发明专利]一种应用于视频编解码的DC预测电路及其方法

摘要

本发明一种应用于视频编解码的DC预测电路和DC预测方法；其特征是包括加法器复用模块、中间值寄存器模块、状态自适应机控制模块；加法器复用模块通过复用加法器得到资源的最大有效利用；中间值寄存器模块通过把重要的中间值存储传递给下个周期作为输入，来减少重复计算；状态自适应机控制模块控制数据的传输和计算周期的跳转；本发明在实现了DC预测算法功能的基础上，能减少电路工作面积、降低电路的运算周期、增加工作频率并且提高计算的准确率。

主权项

一种应用于视频编解码的DC预测电路，其特征是，用于在2×N周期内预测任意一个图像中4N×4N区域内的像素值，记所述4N×4N区域为一预测块则所述预测块PU的上方一行参考像素重建值记为A＝[R0,‑1,R1,‑1,…,R4N‑1,‑1]，所述预测块PU的左方一列参考像素重建值记为L＝[R‑1,0,R‑1,1,…,R‑1,4N‑1]；记所述周期为T，则Tm表示第m个周期；初始化n＝1，m＝1；所述DC预测电路包括：加法器复用模块、中间值寄存器模块、状态自适应机控制模块；所述加法器复用模块在第m个周期Tm内对所述上方一行参考像素重建值A和左方一列参考像素重建值L进行第n次计算，得到第n次计算的3个累加值SUM_0、SUM_4和SUM_6并传递给所述中间值寄存器模块进行存储，并得到在第n次计算时所述预测块PU的第一子块并直接输出；所述状态自适应机控制模块从所述中间值寄存器模块中读取所述第n次计算的3个累加值SUM_0、SUM_4和SUM_6并传递给所述加法器复用模块；所述加法器复用模块在第m+1个周期Tm+1内对所述第n次计算的三个累加值SUM_0、SUM_4和SUM_6以及所述上方一行参考像素重建值A进行第n次计算，得到第n次计算时所述预测块PU的第二子块PUn″＝[P0,0,P1,0,…,P4n‑1,0]；对所述第n次计算的三个累加值SUM_0、SUM_4和SUM_6以及所述左方一列参考像素重建值L进行计算，得到在第n次计算时所述预测块PU的第三子块PUn″′＝[P0,1,P0,2,…,P0,4n‑1]；由所述第n次计算时的第一子块PUn′、第二子块PUn″以及第三子块PUn″′构成第n次计算时预测块PUn，将n+1赋值给n，将m+2赋值给m后，重复所述加法器复用模块的第n次计算，直到n＝N且m＝2×N为止，从而获得预测块PU。