[发明专利]一种高速有限长度的RC4加解密装置在审
| 申请号： | 201610388124.0 | 申请日： | 2016-06-02 |
| 公开（公告）号： | CN105897407A | 公开（公告）日： | 2016-08-24 |
| 发明（设计）人： | 徐晓燕;李高超;周渊;张露晨;马秀娟;唐积强;徐小磊;毛洪亮;刘俊贤;苏沐冉;何万江;刘庆良 | 申请（专利权）人： | 北京赛思信安技术股份有限公司;国家计算机网络与信息安全管理中心 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 北京永创新实专利事务所 11121 | 代理人： | 姜荣丽 |
| 地址： | 100125 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种高速有限长度的RC4加解密装置，涉及信息安全技术领域。本发明包括至少一个数据接收模块、至少一个密钥流生成模块、至少一个数据处理模块和至少一个数据发送模块。所有模块均通过FPGA进行实现，FPGA通过Pcie接口与主机进行通讯，用于信息和数据的接收和回传。本发明提供的一种高速有限长度的RC4加解密装置，密钥接收完成后即开始密钥流的生成及存储，并且生成的密钥流及主机下发的密钥未向主机提供读取操作，避免了密钥流的暴露；相比于常规RC4算法实现的每次处理1字节，本发明提供的一种高速RC4加解密装置每次处理16字节，并且可根据需要调整为32、64或更多字节的处理能力，处理速度将大大提高。 | ||
| 搜索关键词： | 一种 高速 有限 长度 rc4 解密 装置 | ||
【主权项】：
一种高速有限长度的RC4加解密装置，其特征在于：包括，至少一个数据接收模块，用于缓存主机下发的队列信息及加解密的数据；至少一个密钥流生成模块，用于缓存主机下发的密钥，通过密钥生成密钥流，并将密钥流进行缓存；至少一个数据处理模块，用于根据主机下发的队列信息对数据进行加密或解密处理；至少一个数据发送模块，用于将数据处理模块产生的结果回送到主机。
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