[发明专利]浮点矩阵求逆的并行硬件架构和并行计算方法

摘要

本发明实施例公开了浮点矩阵求逆的并行硬件架构，用于解决现有矩阵运算通过硬件实现时矩阵维数固定的问题。本发明实施例中一种浮点矩阵求逆的并行硬件架构包括：矩阵写入模块，用于将增广矩阵的矩阵数据写入第一存储器和第二存储器中，第一存储器和第二存储器为矩阵数据动态分配存储空间；初始主元定位模块，用于定位增广矩阵的初始主元行；行交换模块，用于将增广矩阵的首行与主元行进行交换；行消除模块，用于进行归一化和行消除计算，并定位下一主元行；触发模块，用于反复交替触发行交换模块和行消除模块，直到第一存储器中存储的待求逆矩阵成为单位矩阵时，输出第二存储器中的矩阵数据。本发明实施例还提供浮点矩阵求逆的并行计算方法。

主权项

1.一种浮点矩阵求逆的并行硬件架构，其特征在于，包括：矩阵写入模块，用于将增广矩阵的矩阵数据写入第一存储器和第二存储器中，其中，所述第一存储器中写入所述增广矩阵中的待求逆矩阵，所述第二存储器中写入所述增广矩阵中的单位矩阵，所述第一存储器和第二存储器为所述矩阵数据动态分配存储空间；初始主元定位模块，用于定位所述增广矩阵的初始主元行；行交换模块，用于将所述增广矩阵的首行与主元行进行交换，第一次交换时，所述主元行为所述初始主元行；行消除模块，用于对行交换后的所述增广矩阵进行归一化和行消除计算，并定位下一主元行；触发模块，用于反复交替触发所述行交换模块和行消除模块，直到所述第一存储器中存储的所述待求逆矩阵成为单位矩阵时，输出所述第二存储器中的矩阵数据；还包括动态存储分配模块，用于在所述矩阵写入模块将增广矩阵的矩阵数据写入第一存储器和第二存储器时，为所述矩阵数据动态分配存储空间；所述动态存储分配模块包括：行分配单元，用于根据所述矩阵数据的大小将存储空间划分为m个离散块，每块所述离散块存储一行矩阵数据，所述矩阵数据的大小为m*n；列分配单元，用于将每块所述离散块划分为个行地址空间，每个所述行地址空间存储D_p个浮点数，D_p等于运算的并行度。