[发明专利]一种基于FPGA的系统对时装置及对时方法

摘要

本发明公开了一种基于FPGA的系统对时装置及对时方法，包括主站电路模块和多个从站电路模块；主站电路模块和多个从站电路模块通过BLVDS总线电连接；主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接；多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块。本发明根据IRIG‑B的时序，利用FPGA编写IRIG‑B发送模块，按照IRIG‑B编码格式发送信号，利用BLVDS总线，将编码发送至各个对时卡件，解决各个卡件对时的问题。

主权项

1.一种基于FPGA的系统对时装置，其特征在于：包括主站电路模块和多个从站电路模块；所述主站电路模块和多个从站电路模块通过BLVDS总线电连接；所述主站电路模块包括依次顺连的第一CPU芯片、GPMC接口和第一FPGA芯片，所述第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，所述IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接，用于第一CPU芯片进行IRIG‑B信号解码；所述多个从站电路模块均包括依次顺接的第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块，第二CPU芯片用于进行IRIG‑B信号解码；通过第一CPU芯片及GPMC接口向第一FPGA芯片发送时间数据和对时指令数据；第一FPGA芯片中，根据接收到的时间数据和对时指令数据设置时间设置寄存器和内部时钟模块，IRIG‑B编码模块根据内部时钟模块的运行时间，进行IRIG‑B编码生成B码信号，并将B码信号传递到第一BLVDS编解码模块，然后将B码信号编码为BLVDS总线信号发送到BLVDS总线上，同时IRIG‑B编码模块发送相同的B码信号到第一CPU芯片中；从站电路模块中的第二FPGA芯片中的第二BLVDS编解码模块将接收到的BLVDS总线信号转换为逻辑B码信号，最后通过IRIG‑B信号线发送到的第二CPU芯片中。