[发明专利]减小时钟信号负载的CMOSGOA电路

摘要

本发明提供一种减小时钟信号负载的CMOS GOA电路，设置有输入控制模块(1)、锁存模块(2)、复位模块(3)、信号处理模块(4)、及输出缓冲模块(5)；在输入控制模块(1)中，时钟信号(CK(M))只需要控制驱动第二和第五N型薄膜晶体管(T2、T5)，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗；锁存模块(2)采用上两级第N‑2级GOA单元的反相扫描驱动信号(XGate(N‑2))作为级传信号(Q(N))的输入控制信号，解决级传信号(Q(N))输入时出现的竞争问题，采用下两级第N+2级GOA单元的扫描驱动信号(Gate(N+2))或反相扫描驱动信号(XGate(N+2))作为级传信号(Q(N))的下拉控制信号，解决级传信号(Q(N))在下拉过程中出现的竞争问题。

主权项

一种减小时钟信号负载的CMOS GOA电路，其特征在于，包括：多级GOA单元，其中奇数级GOA单元级联，偶数级GOA单元级联；设N为正整数，除第一级、第二级、倒数第二级、及最后一级GOA单元外，第N级GOA单元包括：输入控制模块(1)、电性连接输入控制模块(1)的锁存模块(2)、电性连接锁存模块(2)的复位模块(3)、电性连接锁存模块(2)的信号处理模块(4)、及电性连接信号处理模块(4)的输出缓冲模块(5)；所述输入控制模块(1)接入第N‑2级GOA单元的级传信号(Q(N‑2))、及第M条时钟信号(CK(M))，用于将第N‑2级GOA单元的级传信号(Q(N‑2))进行两次反相，得到级传信号(Q(N))，并将级传信号(Q(N))输入锁存模块(2)；所述锁存模块(2)接入第N‑2级GOA单元的反相扫描驱动信号(XGate(N‑2))作为级传信号(Q(N))的输入控制信号，用于对级传信号(Q(N))进行锁存；同时，所述锁存模块(2)还接入第N+2级GOA单元的扫描驱动信号(Gate(N+2))或者第N+2级GOA单元的反相扫描驱动信号(XGate(N+2))作为级传信号(Q(N))的下拉控制信号；所述复位模块(3)用于对级传信号(Q(N))进行清零处理；所述信号处理模块(4)用于对第M+2条时钟信号(CK(M+2))与级传信号(Q(N))做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号(Gate(N))；所述输出缓冲模块(5)用于输出扫描驱动信号(Gate(N))并增加扫描驱动信号(Gate(N))的驱动能力；所述输入控制模块(1)包括：串联的第一P型薄膜晶体管(T1)、第二N型薄膜晶体管(T2)、与第三N型薄膜晶体管(T3)、以及串联的第四P型薄膜晶体管(T4)、第五N型薄膜晶体管(T5)、与第六N型薄膜晶体管(T6)；第一P型薄膜晶体管(T1)的栅极接入第N‑2级GOA单元的级传信号(Q(N‑2))，源极接入恒压高电位信号(VGH)，漏极电性连接于第二N型薄膜晶体管(T2)的源极；第二N型薄膜晶体管(T2)的栅极接入第M条时钟信号(CK(M))，漏极电性连接于第三N型薄膜晶体管(T3)的源极；第三N型薄膜晶体管(T3)的栅极接入第N‑2级GOA单元的级传信号(Q(N‑2))，漏极接入恒压低电位信号(VGL)；第四P型薄膜晶体管(T4)的栅极电性连接于第一P型薄膜晶体管(T1)的漏极及第二N型薄膜晶体管(T2)的源极，源极接入恒压高电位信号(VGH)，漏极电性连接于第五N型薄膜晶体管(T5)的源极；第五N型薄膜晶体管(T5)的栅极接入第M条时钟信号(CK(M))，漏极电性连接于第六N型薄膜晶体管(T6)的源极；第六N型薄膜晶体管(T6)的栅极电性连接于第一P型薄膜晶体管(T1)的漏极及第二N型薄膜晶体管(T2)的源极，漏极接入恒压低电位信号(VGL)；所述第四P型薄膜晶体管(T4)的漏极及第五N型薄膜晶体管(T5)的源极输出级传信号(Q(N))。