[发明专利]一种数字整形电路

摘要

本发明公开了一种数字整形电路。本实施例提供的数字整形电路包括：有效下降沿检测装置和低电平恢复装置；有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将有效下降沿信号传输给低电平恢复装置；低电平恢复装置用于根据有效下降沿信号和载波时钟，生成整形包络信号。本发明解决了现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。

主权项

1.一种数字整形电路，其特征在于，包括：有效下降沿检测装置和低电平恢复装置；所述有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对所述解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将所述有效下降沿信号传输给所述低电平恢复装置；所述低电平恢复装置用于根据所述有效下降沿信号和所述载波时钟，生成整形包络信号；其中，所述有效下降沿检测装置包括下降沿检测单元、伪低电平滤除单元和第一逻辑单元；其中，所述下降沿检测单元包括第一寄存器、第二寄存器和第二逻辑单元，所述第一寄存器的输入包括所述载波时钟和所述解调包络信号，所述第二寄存器的输入包括所述载波时钟和所述第一寄存器输出的第一延时信号，所述第二逻辑单元的输入包括所述第一延时信号和所述第二寄存器输出的第二延时信号，所述第二逻辑单元的输出为对所述解调包络信号进行整形后的所述下降沿信号；所述伪低电平滤除单元包括第一计数器和第三寄存器，所述第一计数器的输入包括所述载波时钟和所述第一逻辑单元的输出，所述第三寄存器的输入包括所述载波时钟和所述第一计数器输出的第一计数信号，所述第三寄存器的输出为滤伪低电平信号；所述第一逻辑单元为第一与门，所述第一逻辑单元的输入包括所述滤伪低电平信号和所述下降沿信号，输出为所述有效下降沿信号；所述低电平恢复装置包括第二计数器、第三逻辑单元和第四寄存器；其中，所述第二计数器的输入包括所述有效下降沿信号和所述载波时钟，所述第三逻辑单元的输入包括所述有效下降沿信号、所述第二计数器输出的第二计数信号和所述第四寄存器的输出，所述第四寄存器的输入包括所述载波时钟和所述第三逻辑单元的输出，所述第四寄存器的输出为所述整形包络信号。