[发明专利]一种带隙基准电压源电路

摘要

本发明涉及一种的带隙基准电压源电路，包括：基准电路和启动电路，基准电路包括：第五PMOS晶体管、第六PMOS晶体管、第一NPN晶体管、第二NPN晶体管、第一电阻、第二电阻、第三电阻，用于产生基准电压输出Vref；启动电路用于为基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管；该电路结构简单，实用，输出精准。

主权项

1.一种带隙基准电压源电路，其特征在于，包括：基准电路和启动电路，所述基准电路包括：第五PMOS晶体管PM5、第六PMOS晶体管PM6、第一NPN晶体管Q1、第二NPN晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3，用于产生基准电压输出Vref；所述启动电路用于为所述基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第一NMOS晶体管NM1和第二NMOS晶体管NM2；其中：所述第五PMOS晶体管PM5的栅极和所述第六PMOS的晶体管PM6的栅极相连并均接于第五PMOS晶体管PM5的漏极；所述第五PMOS晶体管PM5的源极和衬底与第六PMOS晶体管PM6的源极和衬底都接电源VDD；所述第一NPN晶体管Q1的集电极和所述第五PMOS晶体管PM5的漏极相连，所述第一NPN晶体管Q1的基极与第二NPN晶体管Q2的集电极相连并均接于所述第三电阻R3的下端，所述第一NPN晶体管Q1的发射极与所述第二NPN晶体管Q2的发射极相连并均接地AGND，所述第二NPN晶体管Q2的基极与所述第三电阻R3的上端相连；所述第一电阻R1的上端与所述第六PMOS晶体管PM6的漏极相连，所述第一电阻R1的下端与所述第二电阻R2的上端相连并作为基准电路的输出端；所述第二电阻R2的下端与所述第三电阻R3的上端相连；所述第一PMOS晶体管PM1的衬底和源极与所述第二PMOS晶体管PM2的衬底和源极都接入电源VDD，所述第一PMOS晶体管PM1的栅极与第二PMOS晶体管PM2的栅极相连并接于第一PMOS晶体管PM1的漏极，所述第二PMOS晶体管PM2的漏极与所述第一NMOS晶体管NM1的栅极相连，所述第一PMOS晶体管PM1的漏极连接偏置电流IBIAS；所述第一NMOS晶体管NM1的衬底和源极与所述第二NMOS晶体管NM2的衬底和源极都接低电平VSS，所述第二NMOS晶体管NM2的漏极与所述第四PMOS晶体管PM4的栅极相连，所述第四PMOS管PM4的衬底和源极都接电源VDD，所述第四PMOS管PM4的漏极与所述第一NPN晶体管Q1的基极相连。