[发明专利]用于紧凑时钟分布的集成电路平面图有效
| 申请号： | 201480012469.5 | 申请日： | 2014-02-26 |
| 公开（公告）号： | CN105074704B | 公开（公告）日： | 2017-04-26 |
| 发明（设计）人： | V·斯里尼瓦斯;R·W·C·金;P·M·克洛维斯;D·I·韦斯特 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 上海专利商标事务所有限公司31100 | 代理人： | 杨丽 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种集成电路包括核逻辑以及部署在核逻辑的外围周围的多个接口块。多个输入或输出(I/O)电路被指派给该多个接口块之一。I/O电路包括耦合至除集成电路外的器件的外部I/O电路以及耦合至集成电路的内部I/O电路。每一接口块包括部署在接口块的第一侧上的第一多个I/O电路以及部署在接口块的第二侧上的第二多个I/O电路。每一接口块还包括用于第一多个I/O电路和第二多个I/O电路之间的接口块的接口逻辑，以及逻辑中枢，该逻辑中枢包括驱动启动逻辑和捕捉逻辑以形成接口块的I/O电路的最小长度的时钟分布。 | ||
| 搜索关键词： | 用于 紧凑 时钟 分布 集成电路 平面图 | ||
【主权项】：
一种用于集成电路的方法，包括：将集成电路的输入或输出I/O电路指派给多个接口块之一，其中所述I/O电路包括耦合至除所述集成电路之外的器件的外部I/O电路以及耦合至所述集成电路的接口逻辑的内部I/O电路；以及对于每一接口块，将第一多个I/O电路部署在所述接口块的第一侧上以及将第二多个I/O电路部署成与所述第一多个I/O电路间隔开且在所述接口块中与所述接口块的第一侧相对的第二侧上，所述第一多个I/O电路和所述第二多个I/O电路定义所述接口块的外部，以及提供用于所述接口块的接口逻辑，所述接口逻辑包括位于所述第一多个I/O电路与所述第二多个I/O电路之间的区域，所述区域定义所述接口块的内部；其中所述接口块的接口逻辑在所述接口块的内部包括逻辑中枢，所述逻辑中枢包括从所述接口块内部向所述接口块外部的所述第一多个I/O电路和所述第二多个I/O电路分布时钟信号的最小长度的时钟分布，所述时钟信号用于驱动去往和来自所述接口块的I/O电路的启动逻辑和捕捉逻辑。
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