[实用新型]一种适用于有限IO资源的FPGA的AES加解密电路有效
| 申请号： | 201420761593.9 | 申请日： | 2014-12-05 |
| 公开（公告）号： | CN204334600U | 公开（公告）日： | 2015-05-13 |
| 发明（设计）人： | 廖超;陆峰 | 申请（专利权）人： | 上海航天有线电厂有限公司 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 上海科盛知识产权代理有限公司 31225 | 代理人： | 宣慧兰 |
| 地址： | 200082 *** | 国省代码： | 上海;31 |
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| 摘要： | 本实用新型涉及一种适用于有限IO资源的FPGA的AES加解密电路，包括FPGA芯片、数据管理模块和数据处理模块，所述的数据处理模块包括输入缓冲区、加密单元、解密单元和输出缓冲区和命令处理单元，所述的加密单元和解密单元分别与输入缓冲区和输出缓冲区连接，所述的输入缓冲区、输出缓冲区和命令处理单元分别与FPGA芯片的数据引脚连接，所述的数据管理模块与FPGA芯片连接。与现有技术相比，本实用新型具有节省10资源、程序可移植性强等优点。 | ||
| 搜索关键词： | 一种 适用于 有限 io 资源 fpga aes 解密 电路 | ||
【主权项】：
一种适用于有限IO资源的FPGA的AES加解密电路，包括FPGA芯片、数据管理模块和数据处理模块，其特征在于，所述的数据处理模块包括输入缓冲区(31)、加密单元(32)、解密单元(33)和输出缓冲区(34)和命令处理单元(35)，所述的加密单元(32)和解密单元(33)分别与输入缓冲区(31)和输出缓冲区(34)连接，所述的输入缓冲区(31)、输出缓冲区(34)和命令处理单元(35)分别与FPGA芯片的数据引脚连接，所述的数据管理模块与FPGA芯片连接。
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