[实用新型]一种可用于突发模式的激光驱动器双闭环控制电路

摘要

本实用新型提供了一种可用于突发模式的激光驱动器双闭环控制电路：采用高速电流镜和高速电流比较器的方法，检测激光器正常发光、调制电流为高、传输数据为1时的第一光功率P1；采用采样保持的方法，检测激光器正常发光时的平均光功率Pa；所述高速电流镜输出两个控制端，一个和设定的平均光功率的电压V_Pa_set形成一个负反馈，用来控制驱动激光器的电流中的偏置电流Ibias，形成第一闭环系统；另一个和设定的第一光功率P1的电流I_P1_set形成一个负反馈，用来控制驱动激光器的电流中的调制电流Imod，形成第二闭环系统；通过第一闭环系统和第二闭环系统，可以实现自动调节所述偏置电流Ibias和调制电流Imod，从而可得到稳定的第一光功率P1和平均光功率Pa。

主权项

一种可用于突发模式的激光驱动器双闭环控制电路，其特征在于：主要包括： 光电二极管PD，所述光电二极管PD的负极与输入电压Vdd连接； 镜像激光器LD，所述镜像激光器LD的正极与所述光电二极管PD的负极连接； 第一开关K1，所述第一开关K1的一端与所述镜像激光器LD的负极连接，所述第一开关K1的另一端与第二开关K2的一端连接；所述第一开关K1由使能控制信号BEN控制； 第二开关K2，所述第二开关K2由数据输入信号DATA控制； 高速电流镜Icurrent_source，所述高速电流镜Icurrent_source的一端与所述光电二极管PD的正极连接；所述高速电流镜Icurrent_source的另一端接地；所述高速电流镜Icurrent_source的第一输出端与比较控制器comp的第一输入端连接；所述高速电流镜Icurrent_source的第二输出端与高速电流比较器current comp的第一输入端连接； 比较控制器comp，所述比较控制器comp的第二输入端与设定的平均光功率的电压V_Pa_set连接；所述比较控制器的输出端与第一晶体管M1的栅极连接； 第一晶体管M1，所述第一晶体管M1的源极接地，所述第一晶体管M1的漏极与所述第一开关K1的另一端连接； 高速电流比较器current comp，所述高速电流比较器current comp的第二输入端与设定的第一光功率P1的电流I_P1_set连接；所述高速电流比较器current comp的输出端与数字处理及模数转换模块DSP&DAC的输入端连接； 数字处理及模数转换模块DSP&DAC，所述数字处理及模数转换模块DSP&DAC的输出端与第二晶体管M2的栅极连接； 第二晶体管M2，所述第二晶体管M2的源极接地，所述第二晶体管M2的漏极与所述第二开关K2的另一端连接； 所述高速电流镜Icurrent_source主要包括： 第三晶体管M3，所述第三晶体管M3的漏极与所述光电二极管PD的正极连接；所述第三晶体管M3的栅极与所述第三晶体管M3的漏极连接； 第一电流源I1，所述第一电流源I1的一端与所述第三晶体管M3的漏极连接，所述第一电流源I1的另一端与所述输入电压Vdd连接； 第四晶体管M4,所述第四晶体管M4的栅极与所述光电二极管PD的正极连接；所述第四晶体管M4的漏极与所述第三晶体管M3的源极相连；所述第四晶体管的源极与第二电流源I2的一端连接，所述第二电流源I2的另一端接地； 第五晶体管M5，所述第五晶体管M5的栅极与所述第三晶体管M3的栅极、所述光电二极管PD的正极连接；所述第五晶体管M5的源极与所述第三晶体管M3的源极连接；所述第五晶体管M5的漏极与第三电流源I3的一端连接，所述第三电流源I3的另一端与所述输入电压Vdd连接； 第六晶体管M6，所述第六晶体管M6的栅极与所述第四晶体管M4的源极连接；所述第六晶体管M6的源极接地；所述第六晶体管M6的漏极与所述第五晶体管M5的源极、第四电流源I4的一端连接；所述第四电流源I4的另一端与所述输入电压Vdd连接； 第七晶体管M7，所述第七晶体管M7的源极与所述输入电压Vdd连接；所述第七晶体管M7的漏极与所述第五晶体管M5的漏极连接；所述第七晶体管M7的栅极与所述第七晶体管M7的漏极连接； 第八晶体管M8，所述第八晶体管M8的栅极与所述第七晶体管M7的栅极连接；所述第八晶体管M8的源极与所述输入电压Vdd连接； 第三开关K3，所述第三开关K3的一端与所述第八晶体管M8的漏极连接；所述第三开关的另一端与第二电阻R2的一端连接；所述第二电阻R2的另一端与所述比较控制器comp的第一输入端连接；所述第三开关K3由所述使能控制信号BEN控制； 第一电阻R1，所述第一电阻R1的一端与所述第八晶体管M8的漏极连接；所述第一电阻R1的另一端接地;第一电容C1，所述第一电容C1的一端与所述第二电阻R2的另一端连接；所述第一电容C1的另一端接地； 第九晶体管M9，所述第九晶体管M9的栅极与所述光电二极管PD的正极连接；所述第九晶体管M9的源极与所述第五晶体管M5的源极连接；所述第九晶体管M9的漏极与第五电流源I5的一端、所述高速电流比较器current comp的第一输入端连接；所述第五电流源I5的另一端与所述输入电压Vdd连接;所述数字处理及模数转换模块DSP&DAC的具体结构为: D锁存器，所述D锁存器由所述使能控制信号BEN控制；所述D锁存器与所述输入电压Vdd连接；所述D锁存器的时钟输入端与所述高速电流比较器current comp的输出端连接； 或非运算器NOR，所述或非运算器NOR的第一输入端与所述D锁存器的输出端连接；所述或非运算器的第二输入端与所述高速电流比较器current comp的输出端连接； 8位计算器counter，所述8位计算器counter由所述使能控制信号BEN控制；所述8位计算器的输入端与所述或非运算器NOR的输出端连接；所述8位计算器的时钟输入端与时钟信号CLK连接； 8位DAC，所述8位DAC的输入端与所述8位计算器counter的输出端连接;所述8位DAC的输出端与所述第二晶体管M2的栅极连接。