[发明专利]一种适用于有限IO资源的FPGA的AES加解密方法及电路有效
| 申请号： | 201410737903.8 | 申请日： | 2014-12-05 |
| 公开（公告）号： | CN105721139B | 公开（公告）日： | 2019-05-07 |
| 发明（设计）人： | 廖超;陆峰 | 申请（专利权）人： | 上海航天有线电厂有限公司 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 上海科盛知识产权代理有限公司 31225 | 代理人： | 宣慧兰 |
| 地址： | 200082 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种适用于有限IO资源的FPGA的AES加解密方法，包括以下步骤：1)数据处理模块接收输入数据并缓存到输入缓存区中；2)FPGA芯片通过控制命令将输入缓存区中的数据送入加密单元或解密单元中；3)FPGA芯片通过控制命令将加密或解密完成的数据送到输出缓存区；4)FPGA芯片通过控制命令将输出缓存中的数据读出；5)通过状态管理器和命令模块发送系统状态信号。与现有技术相比，本发明具有节省IO资源、程序可移植性强等优点。 | ||
| 搜索关键词： | 一种 适用于 有限 io 资源 fpga aes 解密 方法 电路 | ||
【主权项】：
1.一种适用于有限IO资源的FPGA的AES加解密方法，其特征在于，包括以下步骤：1)数据处理模块接收输入数据并缓存到输入缓存区中，具体包括以下步骤：11)判断复位信号r是否为1，若是，复位所有寄存器，回到步骤11)；若否，进行步骤12)；12)判断写地址初始化信号a1是否为1，若是，输入缓存写地址指针复位，返回步骤11)；若否，则进行步骤13)；13)判断输入缓存使能信号E_i是否处于下降沿，若是，将接收到的数据写入输入缓存器，地址指针自加1；若否，返回步骤11)；2)FPGA芯片通过控制命令将输入缓存区中的数据送入加密单元或解密单元中；3)FPGA芯片通过控制命令将加密或解密完成的数据送到输出缓存区；4)FPGA芯片通过控制命令将输出缓存中的数据读出；5)通过状态管理器和命令模块发送系统状态信号。
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