[发明专利]基于区域时钟的优化FPGA芯片布局的方法

摘要

本发明涉及一种基于区域时钟的优化FPGA芯片布局的方法，包括:初始化网表，在所述网表中例化区域时钟缓冲器rbuf和寄存器reg，确定rbuf和reg之间的连接关系；根据所述连接关系，将一个rbuf和所述一个rbuf驱动的多个reg封装为一个宏单元；基于所述宏单元进行全局布局，确定每一个宏单元的布局区域；在所述布局区域内进行局部布局，在每一个所述宏单元内确定每个reg的布局位置。本发明提供的方法，能够将同一区域时钟驱动的寄存器的物理位置设置在一个较小的区域内，实现了FPGA布局的优化，减小后续时钟线的布线长度，提高可布性，降低FPGA芯片的功耗。

主权项

1.一种基于区域时钟的优化FPGA芯片布局的方法，其特征在于，所述方法包括:初始化网表，在所述网表中例化区域时钟缓冲器和寄存器，通过所述例化过程确定所述区域时钟缓冲器和所述寄存器之间的连接关系；根据所述连接关系，将一个区域时钟缓冲器和所述一个区域时钟缓冲器驱动的多个寄存器封装为一个宏单元；基于所述宏单元进行全局布局，确定每一个宏单元的布局区域；在所述布局区域内进行局部布局，在每一个所述宏单元内确定每个寄存器的布局位置；所述FPGA芯片包括多个布局区域，每个所述布局区域包括多个逻辑单元，每个逻辑单元包括多个所述寄存器；所述在所述布局区域内进行局部布局，在每一个所述宏单元内确定每个寄存器的布局位置具体为：确定一个所述布局区域的中的寄存器的可用位置；根据每个寄存器的可用位置的位置代价函数，确定所述每个寄存器的布局位置；其中，所述位置代价函数为：与互连线长度和/或时序松弛度和/或逻辑单元密度相关的函数。