[发明专利]适用于纳米级工艺的抗辐射SRAM芯片后端物理设计方法在审
| 申请号： | 201410519617.4 | 申请日： | 2014-09-30 |
| 公开（公告）号： | CN104268347A | 公开（公告）日： | 2015-01-07 |
| 发明（设计）人： | 王秋实;金林;李寅寅;孟少鹏;刘冠男 | 申请（专利权）人： | 中国电子科技集团公司第三十八研究所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 230001 安徽省合*** | 国省代码： | 安徽;34 |
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| 摘要： | 一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括：步骤1：数据准备；步骤2：布局；步骤3：标准单元放置；步骤4：时钟树综合；步骤5：绕线；步骤6：物理设计检查；步骤7：流片，步骤2中，存储器IP模块布局的原则是：将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻。步骤3中，寄存器单元放置的原则是：一组相关数据的冗余寄存器分开摆放，它们之间的距离应大于设定的值。步骤4中，时钟树综合的原则是：采用多个时钟协同工作，不同时钟具有不同的延迟，时钟之间的延迟差为固定的值。本发明的优点在于：有效解决纳米级工艺节点下SRAM芯片MBU和SET问题，实现简单，适用于纳米级节点下的多种工艺。 | ||
| 搜索关键词： | 适用于 纳米 工艺 辐射 sram 芯片 后端 物理 设计 方法 | ||
【主权项】：
一种适用于纳米级工艺的抗辐射SRAM芯片物理设计方法，包括下述步骤：步骤1：数据准备；步骤2：布局；步骤3：标准单元放置；步骤4：时钟树综合；步骤5：绕线；步骤6：物理设计检查；步骤7：流片；其特征在于：所述步骤2中，存储器IP模块布局的原则是：将冗余的存储器IP模块采用物理交织技术手段摆放，确保同一逻辑字的不同位在物理上不相邻。
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