[发明专利]浮点加法器电路

摘要

本发明涉及浮点加法器电路。提供执行涉及至少三个浮点数的浮点加法或减法运算的集成电路。所述浮点数的预处理是通过动态扩展尾数位的数目、确定具有最大指数的浮点数，以及使其它浮点数的尾数右移来进行的。每个经扩展尾数具有进入所述浮点运算的所述尾数的位数的至少两倍数目的位数。准确的位扩展取决于待添加的浮点数的数目。具有小于所述最大指数的指数的所有浮点数的尾数右移。右移位的数目取决于所述最大指数与相应的浮点指数之间的差值。

主权项

1.一种用于在集成电路上执行浮点运算的方法，其包含：接收具有第一指数以及第一尾数的第一浮点数、具有第二指数以及第二尾数的第二浮点数，以及具有第三指数以及第三尾数的第三浮点数，其中所述第一、第二以及第三尾数中的每一个都具有给定精度；利用所述集成电路上的位扩展电路，增大所述第一、第二以及第三尾数的所述给定精度至较大数目，以产生相对应的第一、第二以及第三经扩展尾数，其中所述较大数目至少是所述给定精度的两倍；利用所述集成电路上的移位电路，将所述第一、第二以及第三经扩展尾数右移以产生第一、第二以及第三经移位尾数；以及利用加法器，计算所述第一、第二以及第三经扩展尾数的总和。