[发明专利]一种基于FPGA的高速、可变帧视频显存设计方法

摘要

本发明公开了一种基于FPGA的高速、可变帧视频显存设计方法，包括如下步骤视频源端开始发送视频源数据，DDR存储器初始化完成，前端异步FIFO接收数据，前端异步FIFO缓存的数据量到达阈值时前端异步FIFO数据写入DDR存储器，DDR存储器数据存满一帧时DDR存储器读出数据到后端异步FIFO,后端异步FIFO数据量到达阈值时启动点屏模块将数据送入屏幕；其中，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行。优点可对各种视频信号进行缓存、高效传输和变帧等灵活处理。

主权项

一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，包括如下步骤：A、利用现场可编程逻辑器件FPGA将视频源及屏幕连接起来，其中FPGA内设置有DDR存储器、控制DDR存储器的DDR控制器、以及分别连接DDR存储器输入端和输出端的前端异步FIFO和后端异步FIFO；B、视频源端开始发送视频源数据，同时进行DDR存储器初始化操作；C、DDR存储器初始化完成后，DDR存储器开始检测视频源数据的帧头，当发现某一帧的帧头后开始接收视频源数据进入前端异步FIFO中；D、当前端异步FIFO缓存的数据量到达阈值后开始发送握手信号通知DDR控制器进行数据读取，其中前端异步FIFO的阈值为DDR存储器单次突发的读写数据量；E、DDR存储器收到握手信号后开始从前端异步FIFO中读取并写入数据，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，每块区域为一帧图像大小；当判断出DDR存储器接收了一个帧的数据后开始读操作，将读出的数据送入后端异步FIFO中缓存；通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行，通过协调单位时间内DDR存储器读和写的次数来平衡前后端的数据传输量；F、当后端异步FIFO缓存的数据量到达阈值后，启动点屏模块，从后端异步FIFO里取出数据发送给屏幕，后端异步FIFO的阈值为DDR存储器单次突发的读写数据量；其中，读取DDR存储器的A、B、C任一地址空间帧图像的速度是根据后端点屏模块送入屏幕的点屏数据送出速度来决定的，根据需要通过DDR控制器控制点屏帧率高于或低于前端视频源的帧率；上述方法需遵循：视频源每秒数据传输量+点屏模块送入屏幕每秒数据传输量<DDR存储器每秒实际处理带宽，且视频源每秒进入DDR存储器数据量和每秒读出DDR存储器数据量分别不能超过DDR存储器每秒处理能力的一半。