[发明专利]基于数据冗余实时检错机制的全展开结构AES加/解密电路

摘要

本发明公开了一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，用于抵御错误注入攻击或用于提高在极端应用环境中的电路可靠性。电路包括AES加/解密单元和检测单元两部分，其中AES加/解密单元为全展开结构，由Nr+2个轮变换单元和一个二选一选择器构成，检测单元由Nr+1个比较器构成。AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误。与传统的结构冗余检错机制相比，采用数据冗余检错机制能够极大减少电路面积。

主权项

一种基于数据冗余实时检错机制的全展开结构AES加/解密电路，包括AES加/解密单元和检测单元，以及数据输入端口、检测输出端口和数据输出端口；其特征在于：所述AES加/解密单元由Nr+2个轮变换单元和一个二选一选择器构成，其中Nr为AES标准所规定的轮变换运算数量；第一轮变换单元用于实现密钥加运算功能；第二轮变换单元为可重构轮变换单元，用于实现密钥加运算功能和轮变换运算功能；第k轮变换单元用于实现轮变换运算功能，其中3≤k≤Nr；第Nr+1轮变换单元为可重构轮变换单元，用于实现轮变换运算功能和末轮轮变换运算功能；第Nr+2轮变换单元用于实现末轮轮变换运算功能；所述数据输入端口分别与选择器的一个输入端、第一轮变换单元的输入端相连接，第一轮变换单元的输出端与选择器的另一个输入端相连接，选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i‑1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤Nr+1；第Nr+2轮变换单元的输出端与数据输出端口相连接；所有轮变换单元的输出端都与检测单元相连接；AES加/解密单元在数据处理过程中采用数据冗余处理技术，各个轮变换单元之间采用流水线数据处理方式，通过二选一选择器对数据通路的选择，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同，则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；所述AES加/解密单元每两个时钟周期输入一组数据，检测单元在每个时钟周期对每组数据的处理结果进行检测，检测结果通过检测输出端口输出。