[发明专利]一种基于开关网络的可配置FFT处理器电路结构

摘要

本发明属于信号处理硬件电路设计领域，具体为一种基于开关网络的可配置FFT处理器电路结构。本发明提出的可配置FFT处理器电路结构主要由控制器、若干个处理单元、开关网络和若干个存储器单元组成。本发明包括混合基蝶形运算单元的电路结构，以实现高效的FFT操作；单周期传输数据的开关网络电路结构，以实现流水线的处理；还包括单周期传输数据的开关网络电路结构等。同时，为了解决多处理单元之间的快速同步问题，本发明还提出了自同步访存方法来实现高效同步。本发明具有很高的可配置性，可以针对不同的FFT应用场合。本发明具有高度的灵活性，可以满足不同FFT大小、高吞吐率、低延时、低功耗等方面的要求。

主权项

 一种基于开关网络的可配置FFT处理器电路结构，其特征在于主要由控制器、若干个处理单元、开关网络和若干个存储器单元组成；所述控制器通过发送指令来配置各个处理单元的功能，由状态机来实现，或由一个通用处理器来实现；所述处理单元作为实现FFT计算与控制的处理电路，根据控制器发过来的相应指令来配置相应蝶形运算单元的功能，并且处理一些开关网络的协议封包和解包操作；所述开关网络为处理单元与存储器单元之间通信的桥梁，用于实现任意处理单元对任意存储器单元的访问，主要负责数据包的解析与路由，并且实现单周期高速的数据连续传输；所述存储器单元为可以实现向量读取与写入功能的存储器模块，其根据处理单元发过来的读写数据的指令，连续地产生相应满足FFT运算的读写地址，并把读出来的数据经过封包后送到开关网络，或者把需要写的数据写入相应的存储单元中；其中：所述处理单元主要由指令缓冲队列、处理单元控制器和混合基蝶形运算单元构成；其中：所述控制器向处理单元发出64比特指令，该指令通过指令缓冲队列的写端口进行指令写入；处理单元控制器根据指令缓冲队列中的指令进行相应的操作；其中：首先，处理单元控制器通过控制一个复用器的选通将存储器读取指令包送到开关网络接口；然后，处理单元控制器接收到开关网络发来的数据包后，发出用于混合基蝶形运算单元的旋转因子控制信号、混合基选择信号和流水线暂停信号；混合基蝶形运算单元根据处理单元控制器发来的信号，对开关网络的输入数据进行运算，并将结果通过所述复用器送到开关网络的输入接口；所述开关网络主要由两个完全相同的但方向相反的单向通信通路构成；所述单向通信通路主要由输入/输出FIFO、请求器、仲裁器和复用器构成；其中：所述输入/输出FIFO用于实现用开关网络的输入/输出缓冲队列，其中处理单元与存储单元将开关网络的输入FIFO接口作为开关网络的写接口，将开关网络的输出FIFO接口作为开关网络的读端口；所述请求器用于对在输入FIFO的数据包包头进行解析，并且根据包头的信息区对相应的输出端口的仲裁器进行请求；请求器会连接到输出端口所有的仲裁器，输出端口的仲裁器也会接收所有输入端口的请求信号；所述仲裁器用于对多个输入请求进行仲裁，并对相应的请求器进行应答；开关网络中，所述请求器将请求信号和源标号发给多个仲裁器，同时仲裁器将应答信号反馈给各个请求器。